systemVerilog验证中的program块

1 program语句块执行验证平台代码

• program语句块类似于module语句块，可以包含变量和其他module模块的实例化
• program不能含有层次化的结构，如其他module或者interface的实例
  

2 创建testbench program：test.sv

3 program好处

• 将验证平台和待测设计分隔开
• 在不同的时间域（reactive region）运行，减少了竞争现象
• program用于执行测试案例（testcase）
• program用于封装与测试案例相关的数据

4 program的功能

• 可以例化在任意的层次结构中
  • 通常是在最顶层文件中
• 可以像module一样使用interface和端口进行连接
• 没有module层次结构，只有class的层次结构
• 可以有initial、task和function代码，但是不能存在always语句