数字集成电路设计（一、Verilog HDL数字集成电路设计方法概述）

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集成电路发展

• 从195几年第一个晶体管出现以后，经过这么多年，数字集成电路的密度越来越大
  

• 在早期只会用一只或者几只管子来做一个电路，是以元器件为主的一种设计方式，这时候因为需求量比较少，就可以通过画图连线的方式来设计

• 到了80年代，经历了片上系统，过渡到了以单元和RTL综合为基础，这个阶段是集成电路大发展的一个阶段，从几个门到几千个门，十几万个门，在这个阶段，传统的靠画图的设计已经不能满足这么大规模电路的要求了，在这个阶段就出现了各种各样的集成电路的设计辅助工具， Verilog HDL就是在这时候产生的

• 第三个阶段就是以UP为基础的阶段，现在的超大规模集成电路设计不可能是一个公司能完成，他形成了一个很大的产业，每一个公司都有擅长和不擅长的东西，比如现在的手机芯片，它有两个主要的东西，信号处理部分和显示控制系统，这两个部分都已经形成IP，国际最大的IP设计公司就是ARM公司。

• 三个发展阶段
  

HDL产生

• 计算机的发展和我们的集成电路是由关系的，因为提供了硬件的平台。但是计算机大发展是因为用高级的语言代替了传统的汇编语言，使得工程师可以以一个较低的门槛进行设计
• 在集成电路的设计行业来讲的话，也需要一种类似于高级语言的设计方式提高整个的设计效率，这就是HDL
• HDL的主要功能：根据电路结构的特点，采用层次化的设计结构，将抽象的逻辑功能用电路的方式进行实现

HDL分类

• 主要的HDL语言：Verilog HDL（Gateway Design Automation公司设计），VHDL（美国国防高级计划研究局DARPA设计），OO VHDL，DE VHDL，VITAL等
• 目前Verilog HDL（美国工程师喜欢）和VHDL（欧洲工程师喜欢）是目前主要的两种HDL语言，分别于1995年和1987年被采纳为IEEE国际标准
• Verilog语法宽松，VHDL语言严谨（适合大规模设计）
• ！！目前的设计方式：联合设计，就是允许我的高层次电路和一些关键电路采用VHDL设计，在比较灵活，中等规模的情况下使用Verilog HDL进行设计，然后何在一个工程中间进行编译

Verilog HDL的发展

• 1995年发布了Verilog IEEE1364-1995标准，这个标准是一个非常重要的标准，这是一个非常基础的标准，之后的标注都要兼容这个标准
• 1996年提出了Verilog-A，为了设计模拟集成电路，但是Verilog-A的发展远没有Verilog HDL发展的好。现在的模拟电路基本上还是延续了传统的设计方式
• 很重要的两个事是图中2001年和2005年发布的两个标准，2001是对数字化集成电路Verilog标准化固定的一个过程，在这个基础上，Verilog这个语言就定下来了，到现在没有变化。增加了一些功能。2005年提出了一些新的东西叫做System Verilog，它不是解决集成电路设计的问题，而是解决集成电路系统级的设计问题，他的作用是把数学公式变成介于电路和数学模型之间仿真的一个情况，简单来说就是用System Verilog写一些数学模型来进行仿真，把算法结构和电路全部的集成在一个环境中间
  
• 主要记住两个标准：1995和2001

Verilog HDL与VHDL

• 从一开始，工程师就会讨论一个问题：Verilog和VHDL的优势到底在什么地方？
• 每个公司的要求可能不同，两个语言没有本质上的差别。但是如果说功能上有没有差别，这是有的
  
• Verilog可以描述开关极的电路，并且到门级一直到系统级都可以垂直的整合在一起，但是在系统级只能用System Verilog做一部分的补充
• 而VHDL在系统级有一个比较强的功能，但是它在开关级来讲几乎没有作用，所以如果想用VHDL做开关级的电路，需要借助VITAL这个工具
• 实际上，从语法结构来讲，就认为Verilog能描述开关，VHDL不能描述开关

Verilog HDL在数字集成电路设计中的优点

• 集成电路的生命周期是18个月，摩尔定律告诉我们18个月我们的集成电路工艺和设计就要翻新一次，这是一个非常巨大的压力，集成电路在做设计的时候就要求速度非常快，而且要求性能在不断提高

组合逻辑电路原理图设计和Verilog硬件描述对比

• 改变个数只需要改变位数，硬件描述语言提高了我们的设计效率

时序逻辑电路原理图设计和Verilog硬件描述对比

• 代码量没有太多增加

• 硬件描述语言通过描述型的方式可以让我们的设计效率变得非常高

功能模块的可复用性

• 像三星，Intel都没有能力完整地做一个它最优秀的芯片，大部分东西都是靠买，也就买IP
  
• 5000门以上的可总的Verilog或VHDL模型就叫IP，但是现在的IP远远不止5000个门
• 三种IP：
  （1）软核一般是指过功能验证、5000门以上的可综合Verilog HDL或VHDL 模型
  （2）固核常是指在ASIC和FPGA器件上，经过综合验证、大于5000门以上的电路网表文件
  （3）硬核常是指在ASIC器件上，经过验证正确的、大于5000门以上的电路结构版图掩模

Verilog HDL在数字集成电路设计流程种的作用

• verilog会在总体方案，系统建模，RTL编码，功能验证，时序验证，原型建立和测试起到很大作用
• 综合和工艺实现出来的载体也是Verilog或者VHDL
• 我们要学习两部分内容：一部分是设计语言，另一部分是验证的一个过程（不管是Verilog还是VHDL，在程序设计过程种用的是它的设计语言，在验证的时候用的是它的验证语言）
• Verilog只有30%的语言可以用于设计，大部分都是用在验证。所以在本次学习的过程中，把设计的语法集和验证的语法集分开了