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FPGA基础：Verilog HDL
文章目录
- 一、Verilog HDL简介
  
  1、1、Verilog HDL
  
  1、2、HDL语言与C语言的区别——互连（connectivity）、并发（concurrency）、时间（time）
  
  二、Verilog语法
  
  2.1 逻辑值
  
  2.2 变量属性
  
  2.3 变量类型(`wire、reg`)
  
  2.4 参数(`parameter 、localparam` )
  
  2.5 常量(`b、0、d、h`)
  
  2.6 赋值语句(`<=、=`)
  
  2.7 关系运算符
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原文地址：https://blog.csdn.net/claylovetoo/article/details/127761721