​构建自定义 AXI4-Stream FIR 滤波器

构建自定义 AXI4-Stream FIR 滤波器

副标题：优秀的IC/FPGA开源项目(五)-在Vivado中构建自定义 AXI4-Stream FIR 滤波器 IP

《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补互充~

AMD-Xilinx 的 Vivado 开发工具具有很多方便FPGA开发功能，我最喜欢的功能之一是block design的设计流程。Vivado 中的block design是使用RTL IP形式的图形表示进行设计，在block design中使用 RTL 模块的方便之处在于，它将自动检测某些类型的信号，例如时钟、复位和总线接口，然后，检测这些信号进行IP间的自动化连接。Vivado 中包含大量预构建 IP 模块（官方IP）。

为了方便用户进行相关设计，Vivado 提供了一个内置的 IP 封装编辑器工具，它可以为 AXI IP 生成框架，只需将自己的 RTL 代码插入其中。同时也提供了相关的驱动文件，可以在Vitis中方便调试。

为了演示究竟上面流程“好”在哪里，接下来我们创建一个AXI FIR IP 模块&