用于验证的verilog语法--1

任务：任务多用于tb，不是rtl中

SRAM：实际应用中，芯片内的存储器通常是通过定制设计的SRAM来实现的，不是通过综合生成的。

while：条件表达式为真时，循环执行后边对应的语句；条件表达式为假时，则退出循环。循环中建议加入与定时控制有关的语句，如@posedge clk 或#1，以避免形成定时环路，造成死循环。

initial

   begin

       while()

              begin

                      #1;

.                     ........

              end   

   end

for 、repeat

repeat（5）

    begin

@(posedge clk)

     $disply ("time is", $time);

    end

time is 5

time is 10

time is 15

time is 20

time is 25

force、release

force一个变量为固定值

release 一个变量后，变量值由具体驱动决定

fork/join ：并发执行