用于验证的verilog语法--0

initial

x态的产生：未进行初始化，在仿真时刻0，产生x态

initial 语句是不可综合的，不能作为rtl的一部分

initial只执行一次

verilog系统任务

$finish：仿真时遇到$finish，仿真器完成仿真并退出

$stop：仿真器停止仿真，但不退出，同时提供一个命令提示符，在命令符后边输入“."，则仿真继续进行

$display：该函数是不可综合的，不能直接放在rtl代码中。可以放在testbench。

$monitor：同$display，只是信号值发生变化时才会打印出来

$time：$display("time is",$time);//四舍五入到最接近的整数

$realtime：$display("realtime is",$realtime);//返回值包括小数部分

$save：$save("file_name");//将仿真器的当前状态信息保存到指定的文件中

$readmemh：$readmemh("file_name.dat",one_value);

$writememh：$writememh("file_name.dat",one_value);

$fopen：$fopen("file_name.dat");

$fclose:$fclose("file_name.dat");