数电学习（五、触发器）（一）

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引言

组合逻辑电路只是数字电路的一部分，因为它有致命的缺点，例如要设计一个按下就亮再按就灭的灯。

1. 不知道灯过去的状态，输出不只取决于输入，还取决于过去有状态
2. 输入不是固定值，而是从一个值变到一个值，没办法列真值表

为了改变第一个问题，有了时序电路，时序电路由组合部分（计算输出和计算下一个状态）和存储原件（存储电路状态）构成。由LOAD信号控制一拍一拍来，和储存原件相配合。

本章目的是用第三章的门电路构成一个理想器件去做memory device。本章以门电路为基础（不会打开），会用门的结构来构成存储器件，会根据电路结构的变化分析性能的变化。强调电路内部结构，但是不是结果，一旦达到满意的性能，立刻封装起来，这个模块就成为memory device。

触发器（Flip Flop）

概述

1. 用于记忆一位二进制信号

• 有两个能自行保持的状态
• 根据输入信号可以置成0或1

2. 分类

• 触发方式（电平，脉冲，边沿）（动作特点）
• 按逻辑功能（RS,JK,D,T）（功能描述）

SR锁存器

电路结构与工作原理

（当然也可以用与非门构成，原理相同）
Rd = 0，Sd = 1的时候，Q就是1，这时候Sd就可以退化成零，输出还是保持

• Q,Q’：触发器的输出（现态）
• Q的n+1次方，Q的n次方（次态）（书上是Q*和Q）
• Rd：reset置零端，d是direct
• Sd：set置一端

• 真值表变成状态转换表
• Q会同时出现在输入和输出
• Sd和Rd同为0，输出就要问过去了
• 在置一和置零时，与过去无关，这也是对触发器的要求
• Sd和Rd同为1，消失后不稳定
• 所以，正常工作下，应遵守Sd*Rd = 0

电平触发的触发器

• 问题1：memory device应该有一个LOAD端，但是上面的结构没有，这就造成了两个输入端随时都能改变Q和Q‘的值，而这个输入有可能时干扰造成的

• ！因此引入下面的模型：
  

• 后半部分时是一个基本的与非门锁存器，只是输入是从前面两个与非门来的

• 而G3和G4受控于CLK端，只有CLK为1时，才允许数据进入

• 输入控制门+基本SR锁存器

• 功能表如下
  
  （功能表和真值表最大的区别是Q会同时出现在输入和输出）

• 引入了时钟的概念，CLK在状态表中出现，但是它无法决定Q和Q’，CLK只是触发信号

• 图形符号标号时，CLK是C1或CLOCK1，和他配合的输入把标号放在前端1S，1R

带异步置位复位的SR触发器：

1. 把和触发信号相配合的动作状态或信号叫做同步信号
2. 把与时钟配合无关的叫做异步信号

D触发器

问题2：功能表最后两行同时撤离的亚稳态相对于上个结构没有解除，反而增加了

• 我们把输入的S和R捏在一起，让他们互相取反
  
• 缺点：

1. 多了一个反相器，面积有损失
2. 不能实现S和R同为0，也就是不能通过同为0的方式保持原值，只能是不触发或者再写一遍

• 优点：不用考虑同1的情况

当然也可以用二选一选择器实现：

电平触发的触发器的动作特点

• 在CLK=1的全部时间里。S和R的变化都将引起输出状态的变化
• 在CLK=0的全部时间里，保持

脉冲触发的触发器（Master-Slave Flip Flop）

• 问题3：现在的信号是一个电平信号而不是一个一瞬间的信号
• 要只关心按没按，不关心长度

主从D触发器

• 数据存在主触发器，然后把主触发器关掉，从触发器打开

• 需要注意：从触发器打开期间，主触发器一直是关闭，所以虽然从触发器打开，但是只能拿走一个数据

• 所以Q的触发就不再是电平触发，而是一个边沿的变化（只在触发信号从0到1时，当然一定不是同时，而是后面一点点，从触发器打开取数）

• 任何时候都是一个触发器关闭一个触发器打开

• ！但凡电平触发的都可以构成主从触发器

主从RS触发器

1. clk =1时，主触发器按R,S翻转，从触发器保持
2. clk下降沿到达时，主触发器保持，从触发器根据主触发器的状态翻转

• 所以每个clk周期，输出状态只可以改变一次

• 这时问题2没有解决，所以要么把RS接到一起变成D触发器，要么引出下面的结构

主从JK触发器

• 把Q反馈回来放在R端，把Q‘反馈回来放在S端

• 如果电路状态是0，同时来两个1，电路会被置1

• 如果电路状态是1，同时来两个1，电路会被置0

• 输入同为0时，还是保持

• 置1和置0也没问题

• ！！主从结构的脉冲触发的JK触发器的特点：主触发器打开期间只能翻转一次（因为从触发器在保持，Q和Q’已经封掉了一个输入端）

脉冲触发的触发器的动作特点

1. 分两步动作：

• 第一步clk=1时，主接收信号，从保持
• 第二步clk下降沿或上升沿到达时，从按主的状态翻转
• 所以输出状态只能改变一次

2. 主从SR，主为同步SR，clk=1的全部时间里输入信号对主都起控制作用
3. 但是主从JK在clk高电平期间，主只可能翻转一次，所以在clk=1期间里输入发生变化时，要找出clk下降沿前Q最后的状态，决定输出

边沿触发器

问题4：控制过程分析起来太麻烦，而且如果JK中一个收到干扰，也可能对结果造成影响

问题4引出边沿触发器，希望存储器写入数据的时间就在Q的变化时间，触发器的次态仅取决于clk下降沿（或上升沿）到来时的信号输入状态

边沿D触发器

前面的主从D触发器可以达到这个效果，但是如果把它当成边沿触发，需要改变画法（C1前面加圈是下降沿，不加是上升沿）

• CMOS传输门的边沿触发器
• 维持阻塞边沿触发器
• …

CMOS传输门的边沿触发器

• ！！！！memory device的存储原理：两个反相器收尾相连，有正反馈的存在，会使系统处于两个稳态，而不会在亚稳态，如果不高不低马上就会跳过去，因为整个是个正反馈。
• ！！！！存的是0还是1不知道，才把反相器变成或非门和与非门，把0和1放进去
• ！！！！另一种方案，我要放数据时就把环断开，放好数据再把环合起来，CMOS传输门就是这个原理
  
• 对于TG2，如果C是1，C’是0，那么TG2导通，如果不满足，TG2断开，相当于高阻态
• TG1和TG4控制端相同，与TG2和TG3正好相反
• clk为1时，C=1，C‘=0,TG2和TG3闭合

1. clk=0时，TG1导通，TG2断–>Q1=D，Q’随着D变化；TG3断，TG4通–>Q保持，反馈通路接通，自锁
2. clk上升沿后，TG1断，TG2通–>主保持之前的状态D；TG3通，TG4断–>Q’=Q，反馈不通
3. clk下降沿，TG1通，TG2断–>Q1=D，接收新的输入；TG3断，TG4通–>Q保持，反馈通路接通

• 事实上，CMOS这个电路利用了一个假设：当TG1断开，TG2导通时，那么输入无效–>Q1’无效–>Q1即刻无效，也就是tcd=0（无效引起输出无效），所以它利用了传输延迟时间的tcd一定不等于零。

• 有一个问题：通电后初态不确定，所以加入异步置零置一端
  

• 异步信号不仅把最后输出改了，还改了中间这部分，因为如果只接到输出，一旦这两个信号撤离，输出还是会听中间的输出

边沿触发器动作特点

1. Q*变化发生在clk的上升沿（或下降沿）
2. Q*仅取决于上升沿到达时输入的状态，而与此前后的状态无关