• FPGA——用VGA时序显示图像（3）（代码）

    FPGA——用VGA时序显示图像原理详解（1）_居安士的博客-CSDN博客_vga时序

    FPGA——用VGA时序显示图像原理详解（2）_居安士的博客-CSDN博客_vga显示时序

    关于VGA时序的原理可以看上面2篇（建议先看），这一篇接(2)写VGA的代码实现

    首先关于VGA时序，我们一共需要控制的信号线有5条：行同步+场同步+红+绿+蓝

    1. input clk,
    2. input rst,
    3. output       hs   ,//行同步信号
    4. output       vs   ,//场同步信号
    5. output       de   ,//有效数据
    6. output [7:0] rgb_r,//red
    7. output [7:0] rgb_g,//green
    8. output [7:0] rgb_b //blue

    我们需要控制何时把hs和vs拉高，拉低，就需要根据数据手册上，不同图像的像素来设置前肩，后肩，同步信号，数据有效信号（如何查看数据手册已经在前面解析过）这里建议大家使用条件编译的方法来练习，这样可以方便我们后续图像像素变化时进行修改

    1. //640x480 25.175Mhz 按照数据手册修改参数
    2. `ifdef  VIDEO_640_480
    3. parameter H_ACTIVE = 16'd640; //行有效
    4. parameter H_FP = 16'd16;      //行前肩
    5. parameter H_SYNC = 16'd96;    //行同步
    6. parameter H_BP = 16'd48;      //行后肩
    7. parameter V_ACTIVE = 16'd480; //场有效
    8. parameter V_FP  = 16'd10;     //场前肩
    9. parameter V_SYNC  = 16'd2;    //场同步
    10. parameter V_BP  = 16'd33;     //场后肩
    11. parameter HS_POL = 1'b0;      //
    12. parameter VS_POL = 1'b0;      //
    13. `endif

    设置好了这些参数之后，我们需要设置2个计数器，分别是行计数器和场计数器，当一行计数完成之后，场计数器+1

    1. //行计数器进行计数
    2. always@(posedge clk)begin
    3. 	if(rst)begin
    4. 		h_cnt<=12'd0;
    5. 	end
    6. 	else if(h_cnt==H_total-1)begin
    7. 		h_cnt<=12'd0;
    8. 	end
    9. 	else begin
    10. 		h_cnt<=h_cnt+12'd1;
    11. 	end
    12. end
    14. //场计数器进行计数
    15. always@(posedge clk)begin
    16. 	if(rst)begin
    17. 		v_cnt<=12'd0;
    18. 	end
    19. 	else if(h_cnt==H_total-1)begin//行同步信号拉高一次，v_cnt+1
    20. 		if(v_cnt==V_total-1)begin
    21. 			v_cnt<=12'd0;
    22. 		end
    23. 		else begin
    24. 			v_cnt<=v_cnt+12'd1;
    25. 		end
    26. 	end
    27. 	else begin
    28. 		v_cnt<=v_cnt;
    29. 	end
    30. end

    接下来我们就可以根据计数器，输出行同步信号和场同步信号

     这里，计数是从前肩开始，所以当行计数器=前肩，行同步信号拉高，计数器=前肩+行同步，行同步信号拉低

    1. //产生行同步信号
    2. always@(posedge clk)begin
    3. 	if(reset)begin
    4. 		hs_reg<=1'd0;
    5. 	end
    6. 	else if(h_cnt==H_FP-1)begin
    7. 		hs_reg<=1'd1;
    8. 	end
    9. 	else if(h_cnt==H_FP+H_SYNC-1)begin
    10. 		hs_reg<=1'd0;
    11. 	end
    12. 	else begin
    13. 		hs_reg<=hs_reg;
    14. 	end
    15. end

    场同步信号类似，需要注意的是，每一个场计数器里面都有行总个数个周期（eg： v_cnt=V_HP到v_cnt=V_HP+1时里面其实有640个clk，在哪个clk拉高呢？），但是我们的场计数器只能在一个确定的时刻拉高，所以这里还需&&上一个特定的时刻

    1. //产生场同步信号
    2. always@(posedge clk or posedge rst)
    3. begin
    4.  if(rst == 1'b1)
    5.   vs_reg <= 1'd0;
    6.  else if((v_cnt == V_FP - 1) && (h_cnt == H_FP - 1))//场同步信号开始，&&(h_cnt == H_FP - 1)目的是在多个时钟周期里面选择一个时钟拉高场同步
    7.   vs_reg <= 1'd1;//HS_POL=1
    8.  else if((v_cnt == V_FP + V_SYNC - 1) && (h_cnt == H_FP - 1))//场同步信号结束
    9.   vs_reg <= 1'd0;  
    10.  else
    11.   vs_reg <= vs_reg;
    12. end

    数据有效的指示信号de，是在行有效&&场有效时输出

    行有效是在当行计数器=前肩+行同步+后肩，行同步信号拉高，计数器=前肩+行同步+后肩+数据个数，行同步信号拉低

    场有效信号与场同步信号相似，也需要&&上一个特定的时刻

    1. //产生行有效信号
    2. always@(posedge clk or posedge rst)
    3. begin
    4.  if(rst == 1'b1)
    5.   h_active <= 1'b0;
    6.  else if(h_cnt == H_FP + H_SYNC + H_BP - 1)//行有效开始
    7.   h_active <= 1'b1;
    8.  else if(h_cnt == H_TOTAL - 1)//行有效结束
    9.   h_active <= 1'b0;
    10.  else
    11.   h_active <= h_active;
    12. end
    13.  
    14. //产生场有效信号
    15. always@(posedge clk or posedge rst)
    16. begin
    17.  if(rst == 1'b1)
    18.   v_active <= 1'd0;
    19.  else if((v_cnt == V_FP + V_SYNC + V_BP - 1) && (h_cnt == H_FP - 1))//场有效开始
    20.   v_active <= 1'b1;
    21.  else if((v_cnt == V_TOTAL - 1) && (h_cnt == H_FP - 1)) //场有效结束
    22.   v_active <= 1'b0;   
    23.  else
    24.   v_active <= v_active;
    25. end

    接下来需要实现RGB分量的输出，这里实现彩条数据的输出，只需要给RGB某个颜色的值，就可以实现某个颜色的输出。

    1. reg[7:0] rgb_r_reg;              //红
    2. reg[7:0] rgb_g_reg;              //绿
    3. reg[7:0] rgb_b_reg;              //蓝
    4.  
    5. always@(posedge clk)begin
    6. 	if(rst)begin
    7. 		rgb_r_reg<=8'd0;
    8.     rgb_g_reg<=8'd0;
    9.     rgb_b_reg<=8'd0;
    10. 	end
    11. 	else begin
    12. 		rgb_r_reg<=8'd0;
    13.     rgb_g_reg<=8'd0;
    14.     rgb_b_reg<=8'hff;
    15. 	end
    16. end
    17.  
    18. assign rgb_r = rgb_r_reg;
    19. assign rgb_g = rgb_g_reg;
    20. assign rgb_b = rgb_b_reg;

    仿真一下：

    可以看出RGB分量输出没问题， 貌似也是一幅图一幅图地输出了，我们放大看一下计数情况

    首先看行同步信号输出情况，可以看出行计数器一共计数800，是对的，行前肩结束之后，行同步信号拉高了，之后持续了行同步时间，没有问题

     

     再看看场同步信号，确实是一幅图传输完毕后输出一次

     de信号也是符合的

     完整代码如下：

    1. module VGA(
    2. input clk,
    3. input rst,
    4. output       hs   ,//行同步信号
    5. output       vs   ,//场同步信号
    6. output       de   ,//有效数据
    7. output [7:0] rgb_r,//red
    8. output [7:0] rgb_g,//green
    9. output [7:0] rgb_b //blue
    10.     );
    11.     
    12.  	//640x480 25.175Mhz 按照数据手册修改参数
    13. //`ifdef  VIDEO_640_480
    14. parameter H_ACTIVE = 16'd640; //行有效
    15. parameter H_FP = 16'd16;      //行前肩
    16. parameter H_SYNC = 16'd96;    //行同步
    17. parameter H_BP = 16'd48;      //行后肩
    18. parameter V_ACTIVE = 16'd480; //场有效
    19. parameter V_FP  = 16'd10;     //场前肩
    20. parameter V_SYNC  = 16'd2;    //场同步
    21. parameter V_BP  = 16'd33;     //场后肩
    22. parameter HS_POL = 1'b0;      //
    23. parameter VS_POL = 1'b0;      //
    24. //`endif
    25.    
    26. parameter H_total=H_ACTIVE+H_FP+H_SYNC+H_BP;//行总时间
    27. parameter V_total=V_ACTIVE+V_SYNC+V_FP+V_BP;//场总时间
    28.    
    29. reg hs_reg;//行同步信号寄存
    30. reg vs_reg;//场同步信号寄存
    31. //定义行场计数器
    32. reg [11:0]h_cnt;
    33. reg [11:0]v_cnt;
    34.  
    35. reg[7:0] rgb_r_reg;              //红
    36. reg[7:0] rgb_g_reg;              //绿
    37. reg[7:0] rgb_b_reg;              //蓝
    38.  
    39. always@(posedge clk)begin
    40. 	if(rst)begin
    41. 		rgb_r_reg<=8'd0;
    42.     rgb_g_reg<=8'd0;
    43.     rgb_b_reg<=8'd0;
    44. 	end
    45. 	else begin
    46. 		rgb_r_reg<=8'd0;
    47.     rgb_g_reg<=8'd0;
    48.     rgb_b_reg<=8'hff;
    49. 	end
    50. end
    51.  
    52. assign rgb_r = rgb_r_reg;
    53. assign rgb_g = rgb_g_reg;
    54. assign rgb_b = rgb_b_reg;
    55.  
    56.  
    57. reg h_active;                    //行有效
    58. reg v_active;                    //场有效
    59. wire video_active;               //数据有效
    60. assign video_active = h_active & v_active;//数据有效=行有效且列有效
    61. assign de=video_active;
    62.  
    63. //行计数器进行计数
    64. always@(posedge clk)begin
    65. 	if(rst)begin
    66. 		h_cnt<=12'd0;
    67. 	end
    68. 	else if(h_cnt==H_total-1)begin
    69. 		h_cnt<=12'd0;
    70. 	end
    71. 	else begin
    72. 		h_cnt<=h_cnt+12'd1;
    73. 	end
    74. end
    76. //场计数器进行计数
    77. always@(posedge clk)begin
    78. 	if(rst)begin
    79. 		v_cnt<=12'd0;
    80. 	end
    81. 	else if(h_cnt==H_total-1)begin//行同步信号拉高一次，v_cnt+1
    82. 		if(v_cnt==V_total-1)begin
    83. 			v_cnt<=12'd0;
    84. 		end
    85. 		else begin
    86. 			v_cnt<=v_cnt+12'd1;
    87. 		end
    88. 	end
    89. 	else begin
    90. 		v_cnt<=v_cnt;
    91. 	end
    92. end
    93.  
    94.  
    95. //产生行同步信号
    96. always@(posedge clk)begin
    97. 	if(rst)begin
    98. 		hs_reg<=1'd0;
    99. 	end
    100. 	else if(h_cnt==H_FP-1)begin
    101. 		hs_reg<=1'd1;
    102. 	end
    103. 	else if(h_cnt==H_FP+H_SYNC-1)begin
    104. 		hs_reg<=1'd0;
    105. 	end
    106. 	else begin
    107. 		hs_reg<=hs_reg;
    108. 	end
    109. end
    112. //产生场同步信号
    113. always@(posedge clk or posedge rst)
    114. begin
    115.  if(rst == 1'b1)
    116.   vs_reg <= 1'd0;
    117.  else if((v_cnt == V_FP - 1) && (h_cnt == H_FP - 1))//场同步信号开始，&&(h_cnt == H_FP - 1)目的是在多个时钟周期里面选择一个时钟拉高场同步
    118.   vs_reg <= 1'd1;
    119.  else if((v_cnt == V_FP + V_SYNC - 1) && (h_cnt == H_FP - 1))//场同步信号结束
    120.   vs_reg <= 1'd0;  
    121.  else
    122.   vs_reg <= vs_reg;
    123. end
    125. //产生行有效信号
    126. always@(posedge clk or posedge rst)
    127. begin
    128.  if(rst == 1'b1)
    129.   h_active <= 1'b0;
    130.  else if(h_cnt == H_FP + H_SYNC + H_BP - 1)//行有效开始
    131.   h_active <= 1'b1;
    132.  else if(h_cnt == H_total - 1)//行有效结束
    133.   h_active <= 1'b0;
    134.  else
    135.   h_active <= h_active;
    136. end
    138. //产生场有效信号
    139. always@(posedge clk or posedge rst)
    140. begin
    141.  if(rst == 1'b1)
    142.   v_active <= 1'd0;
    143.  else if((v_cnt == V_FP + V_SYNC + V_BP - 1) && (h_cnt == H_FP - 1))//场有效开始
    144.   v_active <= 1'b1;
    145.  else if((v_cnt == V_total - 1) && (h_cnt == H_FP - 1)) //场有效结束
    146.   v_active <= 1'b0;   
    147.  else
    148.   v_active <= v_active;
    149. end
    150.    
    151.    
    152.    
    153. endmodule

  • 相关阅读:
    buuctf-[网鼎杯 2020 朱雀组]phpweb
    java计算机毕业设计医疗器械销售电子商城源码+系统+mysql数据库+lw文档
    彻底解决 K8s 节点本地存储被撑爆的问题
    YOLOv5算法改进（12）— 如何去更换主干网络（1）（包括代码+添加步骤+网络结构图）
    [附源码]计算机毕业设计springboot旅游度假村管理系统
    Unity实现摄像机向屏幕中间发射射线射击物体
    【Python】【OpenCV】定位二维码
    柯桥托业TOEIC考试和PETS哪个含金量高？
    三步实现Mybatis（Mybatis-Plus）多数据源配置
    【算法】算法题-20231117
  • 原文地址：https://blog.csdn.net/weixin_46188211/article/details/126954671