【从零开始学习 SystemVerilog】7.15、SystemVerilog 类—— Abstract Class（抽象类/纯方法）

SystemVerilog禁止直接实例化声明为虚拟的类，并将其称为抽象类。

语法

virtual class <class_name>
	// class definition
endclass
1
2
3

然而，这个类可以扩展成其他子类，然后可以实例化这些子类。这对于强制testcase开发人员始终扩展基类以形成满足其需求的另一个类非常有用。因此基类通常被声明为虚拟类，尽管它不是强制性的。

Normal Class Example