【从零开始学习 SystemVerilog】6.3、SystemVerilog 接口—— Interface Bundles

上一篇文章中涵盖了对接口的需求，如何实例化接口并将接口与设计连接。有两种方式可以编写设计：

• 通过使用现有的接口名称，仅使用该接口
• 通过使用可以传递任何接口的通用接口句柄

显然，当接口定义更新到具有不同名称的较新版本时，泛型方法（第二种）工作得最好，并且需要支持使用它的较旧设计。

Example using a named bundle

在这种情况下，设计引用实际接口名称以访问其信号。下面的示例显示，设计模块myDesign和yourDesign都在端口列表中声明了一个端口，名为myInterface类型的if0，用于访问信号。

module myDesign  (  myInterface  if0,