【从零开始学习 SystemVerilog】6.1、SystemVerilog 接口—— Interface 概述

什么是接口（Interface）？

接口是将信号封装到块中的一种方法。所有相关信号被分组在一起形成一个接口块，以便相同的接口可用于其他项目。此外，与DUT和其他验证组件的连接变得更容易。

Example

APB总线协议信号集中在给定接口中。请注意，信号在interface和endinterface中声明。