【从零开始学习 SystemVerilog】3.1.3、SystemVerilog 控制流—— for 循环

SystemVerilog中的for循环多次重复给定的语句集，直到不满足给定表达式。与所有其他过程块一样，for循环要求其中的多个语句被begin和end关键字包围。

语法

For循环使用三步方法控制其语句的执行：

• 1、初始化影响循环运行次数的变量
• 2、在执行循环之前，检查条件是否为真
• 3、修改器在每次迭代结束时执行，并跳到步骤2。

for ( [initialization];