Intel Cyclone 10 GX 收发器的时钟网络

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

前面我们提到了
Intel Cyclone 10 GX 器件内的每个收发器通道都可以直接访问三种类型的高性能 PLL：
Advanced Transmit (ATX) PLL
Fractional PLL (fPLL)
Channel PLL / Clock Multiplier Unit (CMU) PLL
实际在代码设计中，CMU PLL、ATXPLL和FPLL是作为IP核需要我们自己去添加和连线的

下面以Advanced Transmit (ATX) PLL为例

Advanced Transmit (ATX) PLL

其IP核长这个样子

PLL的参考信号有5个，并且可以进行选择。

但这个图只有4个???

专用参考时钟管脚的输入参考时钟是一个差分信号。 **Intel 建议使用专用参考时钟管脚作为输入参考
时钟源，以实现最佳抖动性能。**输入参考时钟必须在器件上电时保持稳定并自由运行，以实现正确
的 PLL 操作和 PLL 校准。
一般情况下，我们只会使用参考时钟管脚的输入，因此暂时不需要了解其他时钟源选择的情况。

勾选这个会引出tx_serial_clk输出管脚，这个是serdes的串行时钟，与serdes速率一致

第二页是是否启用主CGB的相关配置

在前面两个勾选，是需要使用到bonding clock的情况。
勾选了之后就会出现tx_bonding_clocks这个位宽为6bit的管脚了
后面这个PMA interface要根据实际情况来进行配置（需要与PHY ip能够对应的上）。这里可选的配置为（8、10、16、20、32、40、64）

在JESD204B的应用中，这里要注意这点：
The PMA width is 20 bits for Hard PCS and 40 bits for Soft PCS

其他基本就不需要进行设置了。

时钟网络

发送器 PLL 和时钟数据恢复（CDR）模块需要一个输入参考时钟源以生成收发器操作所需的时钟。该输入参考时钟必须在器件上电时保持稳定并且自由运行，以实现正确的 PLL 校准。
一般我们使用的时钟源是从专用参考时钟管脚输入的。

每个收发器 bank 中具有两个专用参考时钟（refclk）管脚。底部 refclk 管脚驱动底部 ATX PLL 和 fPLL。顶部 refclk管脚驱动顶部 ATX PLL 和 fPLL。包含 4 通道 bank 的专用参考时钟管脚也可以驱动参考时钟网络。

发送器时钟网络将时钟从发送器 PLL 路由到发送器通道。它对发送器通道提供两种类型的时钟：
高速串行时钟 - 串行器的高速时钟。
低速并行时钟 - 串行器和 PCS 的低速时钟。

在 bonded 通道配置中，串行时钟和并行时钟从发送器 PLL 路由到发送器通道。
在 non-bonded通道配置中，仅串行时钟被路由到发送器通道，并行时钟在通道中就地生成。
要支持各种 bonded和 non-bonded 时钟配置，有 4 种类型的发送器时钟网络可用：
x1 时钟线
x6 时钟线
xN 时钟线

x1 时钟线
X1 时钟线将 PLL 的高速串行时钟输出路由到收发器 bank 中的任意通道。随后由该特定通道的本地
时钟生成块（CGB）生成低速并行时钟。 non-bonded 通道配置使用 x1 时钟网络。
x1 时钟线可以由 ATX PLL、 fPLL 驱动，或者由收发器 bank 内两个通道 PLL（用作 CMU PLL 时的
通道 1 和 4）其中之一来驱动。
总结： PLL生成串行时钟输入到所有通道。然后由通道本地生成各自的并行时钟

x6 时钟线
x6 时钟线在收发器 bank 内路由时钟。 x6 时钟线由主 CGB 驱动。主 CGB 仅可由 ATX PLL 或fPLL 驱动。因为 CMU PLL 无法驱动主 CGB，所以 CMU PLL 无法用于绑定目的。每个收发器bank 有两个 x6 时钟线，分别用于每个主 CGB。收发器 bank 中的任意通道都由 x6 时钟线驱动。
对于 bonded 配置模式，使用主 CGB 的低速并行时钟输出，旁路每个通道中的本地 CGB。对于non-bonded 配置，主 CGB 还为每个通道提供高速串行时钟输出，且无需旁路每个通道中的本地CGB。

Cyclone 10 GX 器件中，有两种类型的时钟生成块（CGB）
本地时钟生成块（本地 CGB）
主时钟生成块（主 CGB）

每个发送器通道都有一个本地时钟生成块（CGB）。对于 non-bonded 通道配置，由发送 PLL 生
成的串行时钟驱动每个通道的本地 CGB。本地 CGB 生成串行器和 PCS 所使用的并行时钟。

每个收发器 bank 中有两个独立的主 CGB。主 CGB 的功能性和每个收发器通道内的本地 CGB 相同。可使用 x6 时钟线将主 CGB 的输出路由到收发器 bank 内的其他通道。还可使用 xN 时钟线将
主 CGB 的输出路由到其他收发器 bank 中的通道。每个发送器通道具有一个多路复用器，以从本地
CGB 或主 CGB 选择其时钟源。

时钟生成块和时钟网络
每个收发器通道的本地时钟可以由通过 x1 网络的本地 CGB 提供，或者通过 x6/xN 网络的主 CGB 提供。例如，如着红色的路径所示， fPLL 1 驱动 x1 网络，随后驱动主 CGB。主 CGB 之后驱动将时钟路由到本地通道的 x6 时钟网络。又如着蓝色的路径所示， ATX PLL 0 也可以驱动 x1 时钟网络，并可直接驱动一个通道的本地 CGB。这样，低速并行时钟由本地 CGB 生成