• 【芯片前端】根据数据有效选择输出的握手型FIFO结构探究

    前言

    之前要做一个一读多写的fifo，也就是master写入数据到fifo中，多个slave读取数据，结构如下图所示：

    由于slave需要的数据一致，fifo内只需要例化一个ram以节约空间。这个fifo的具体结构下次博客中再来讨论。在这个fifo之后，又衍生出一个新的需求，就是master写入的数据并非每个slave都需要读取，而是需要甄选，比如trc0是slave0/1/2均需要读取，trc1只有slave1/2需要slave0将知丢弃即可。这个需求也不难，在fifo的出口根据每个slave_en对握手进行处理即可。

    而后，叒衍生了一个需求，就是如果某一slave连续不需要数据，那么需要直接读出下一个需要的数据，中间不要有空泡，对于某一个slave来说简单的示意图如下：

    归结一下需求（不考虑一对多的场景，一对多只需要在一对一的外面裹一些逻辑，暂不展开）， 就是fifo写入的数据不是每一个都需要输出，只需要输出需要的数据（令power=1为需要的数据），那么我们由需求得到了下面的接口：

    1. module bypass_fifo #(
    2. 	parameter DEPTH = 8,
    3. 	parameter WIDTH = 128
    4. )(
    5. 	input 				clk,
    6. 	input 				rst_n,
    7. 	
    8. 	input  			    in_valid,
    9. 	input  [WIDTH -1:0] in_data,
    10.     input               in_power,
    11. 	output 			    in_ready,
    12. 	
    13. 	output			    out_valid,
    14. 	output [WIDTH -1:0] out_data,
    15. 	input  			    out_ready
    16. );

    代码实现

    这个结构的难点在于，读指针不是连续加1，而是需要跳跃性的去找下一个有效的点：

    因此我最开始的做法是写一个for-if结构，if找到了下一个power就停止否则一直找到wr_ptr所在的位置，而确实我也完成了RTL代码并确认了这个写法可以综合。但是后来我进一步的思考，发现这就是一个”找首1”的的结构：

     而“找首1”的结构是有固定套路的因此又往前推进了一点点。接下来还是继续思考这个问题，我记起来为什么我会写“找首1”呢？因为之前写了一个rr调度的代码，里面需要有这个逻辑：

    【芯片前端】与RR调度的相爱相杀——verilog实现RR调度器

     因此我突然灵光乍现，这东西不就是个RR调度吗？再仔细看这个结构，实际上每个power为1对应的项就是需要被调度的一路，为0的项等价于没有调度请求。rd_ptr从0 -> 2的过程，实际就是使第1项被丢弃的过程。

     那么有一个关键问题需要解决，是用keep型的rr调度还是非keep型的呢？keep型与非keep型主要的差别在于ack返回前调度逻辑看到的req是否会改变。在这个场景下个人认为都可以的，因为fifo本身读写指针的控制机智（读指针不能跨越写指针，写指针也不能跨越读指针）以及数据输入的顺序，应该是不用专门使用keep型的调度器。因此我选择了非keep型的调度器。rr调度的接口与行为就不赘述了，直接分析下如何组织外部的逻辑：

    1. //==================================================================
    2. //bitmap维护
    3. //==================================================================
    4. reg  [BM_WD -1:0]power_bitmap_q;
    5. wire             power_bitmap_en = in_hand_en || out_inner_hand_en;
    6. wire [BM_WD -1:0]power_bitmap_d;
    7. wire [BM_WD -1:0]power_bitmap_in;
    8. wire [BM_WD -1:0]power_bitmap_out;
    9. wire [BM_WD -1:0]power_bitmap_waddr;
    10. wire [BM_WD -1:0]power_bitmap;
    11.  
    12. assign power_bitmap_in  =  ({{(BM_WD-1){1'b0}}, (in_hand_en & in_power & 1'b1)} << waddr);//0010
    13. assign power_bitmap_out = ~({{(BM_WD-1){1'b0}}, (out_inner_hand_en & 1'b1)}              << raddr);//1011
    14. assign power_bitmap_d   = (power_bitmap_q & power_bitmap_out) | power_bitmap_in;
    15.  
    16. always @(posedge clk or negedge rst_n)begin
    17. 	if(~rst_n)    
    18.         power_bitmap_q <= {BM_WD{1'b0}};
    19. 	else if(power_bitmap_en) 
    20.         power_bitmap_q <= power_bitmap_d;
    21. end
    23. assign power_bitmap_waddr = ({{(BM_WD-1){1'b0}}, 1'b1} << waddr);
    24. assign power_bitmap       = power_bitmap_q | power_bitmap_waddr;

    说一下大概的一个思路：

    1. 有数据写入时（in_hand_en==1)，把对应power根据rd_addr写到对应的req位置上去；
    2. 有数据被读出时（out_inner_hand_en），把对应req的位置清为0，因为握手型（我这个）fifo的不会发生同一拍对同一个位置进行读写，因此没有竞争；
    3. waddr所在的那个位置，req必须是1，要不raddr直接跨过去waddr索引到后面肯定是不行的，所以最终的bitmap（也就是req）必须要或一下；

    因此进一步例化rr调度器就可以了：

    1. wire [BM_WD -1:0]grant;
    2. rr_dispatch #(.WD(BM_WD), .KEEP_MODE(0))
    3. u_rr
    4. (
    5. 	.clk(clk),
    6. 	.rst_n(rst_n),
    7. 	.req(power_bitmap),
    8. 	.ack(out_inner_hand_en),
    9. 	.grant(grant)
    10. );

    通过grant来获得raddr：

    1. //==================================================================
    2. //读出计数器
    3. //==================================================================
    4. reg  [DP_WD   :0]raddr_d;
    5. wire             renc;
    6.  
    7. always @* begin: RADDR_D
    8.     integer i;
    9.     for(i=0; i<BM_WD; i=i+1)begin
    10.         if(grant[i] == 1'b1) begin
    11.             raddr_d = i;
    12.         end
    13.     end
    14. end
    16. assign raddr = raddr_d;

    最后的输出逻辑要进一步组织下：

    1. //==================================================================
    2. //输出逻辑
    3. //==================================================================
    4. wire   inner_out_real  = power_bitmap[raddr];
    5. assign inner_out_valid = (raddr != waddr);
    6. assign inner_out_ready = out_ready || (~inner_out_real);
    7. assign out_valid       = inner_out_valid && inner_out_real;
    8. assign in_ready        = !((raddr[DP_WD -1:0] == waddr[DP_WD -1:0]) && (raddr[DP_WD] != waddr[DP_WD]));

    什么时候才是真正有效的输出呢（out_valid = 1），必须是power_bitmap[raddr]==1（这里我认为用power_bitmap_q[raddr]更为准确，不过下面用raddr != waddr做了处理，逻辑上也是没有问题的），同时raddr != waddr。对于in_ready而言，和普通的握手型fifo没有区别。

    仿真结果

    截取了部分时间的仿真波形，可以看到如d/11/16/18这些数据并没有输出，且输出数据ready可接时没有空泡。

    完整代码

    1. module bypass_fifo_new #(
    2. 	parameter DEPTH = 8,
    3. 	parameter WIDTH = 128
    4. )(
    5. 	input 				clk,
    6. 	input 				rst_n,
    7. 	
    8. 	input  			    in_valid,
    9. 	input  [WIDTH -1:0] in_data,
    10.     input               in_power,
    11. 	output 			    in_ready,
    12. 	
    13. 	output			    out_valid,
    14. 	output [WIDTH -1:0] out_data,
    15. 	input  			    out_ready
    16. );
    17.  
    18. localparam DP_WD = DEPTH == 1 ? 1 : $clog2(DEPTH);
    19. localparam BM_WD = DEPTH*2;
    20.  
    21. //==================================================================
    22. //公用信号
    23. //==================================================================
    24. wire inner_out_valid;
    25. wire inner_out_ready;
    26.  
    27. wire in_hand_en        = in_valid && in_ready;
    28. wire out_hand_en       = out_valid && out_ready;
    29. wire out_inner_hand_en = inner_out_valid && inner_out_ready;
    30.  
    31. reg  [DP_WD   :0]waddr;
    32. //reg  [DP_WD   :0]raddr;
    33. wire [DP_WD   :0]raddr;
    34.  
    35. //==================================================================
    36. //写入计数器
    37. //==================================================================
    38. wire             wenc;
    39. wire             waddr_d_h;
    40. wire [DP_WD -1:0]waddr_d_l;
    41. assign wenc = in_hand_en;
    42. assign waddr_d_h = (waddr[DP_WD-1:0] == DEPTH-1) ? ~waddr[DP_WD] : waddr[DP_WD];
    43. assign waddr_d_l = (waddr[DP_WD-1:0] == DEPTH-1) ? 0 : waddr[DP_WD-1:0] + 1;
    44. always @(posedge clk or negedge rst_n)begin
    45. 	if(~rst_n)    waddr <= 0;
    46. 	else if(wenc) waddr <= {waddr_d_h, waddr_d_l};
    47. end
    48.  
    49. //==================================================================
    50. //bitmap维护
    51. //==================================================================
    52. reg  [BM_WD -1:0]power_bitmap_q;
    53. wire             power_bitmap_en = in_hand_en || out_inner_hand_en;
    54. wire [BM_WD -1:0]power_bitmap_d;
    55. wire [BM_WD -1:0]power_bitmap_in;
    56. wire [BM_WD -1:0]power_bitmap_out;
    57. wire [BM_WD -1:0]power_bitmap_waddr;
    58. wire [BM_WD -1:0]power_bitmap;
    59.  
    60. assign power_bitmap_in  =  ({{(BM_WD-1){1'b0}}, (in_hand_en & in_power & 1'b1)} << waddr);//0010
    61. assign power_bitmap_out = ~({{(BM_WD-1){1'b0}}, (out_inner_hand_en & 1'b1)}              << raddr);//1011
    62. assign power_bitmap_d   = (power_bitmap_q & power_bitmap_out) | power_bitmap_in;
    63.  
    64. always @(posedge clk or negedge rst_n)begin
    65. 	if(~rst_n)    
    66.         power_bitmap_q <= {BM_WD{1'b0}};
    67. 	else if(power_bitmap_en) 
    68.         power_bitmap_q <= power_bitmap_d;
    69. end
    71. assign power_bitmap_waddr = ({{(BM_WD-1){1'b0}}, 1'b1} << waddr);
    72. assign power_bitmap       = power_bitmap_q | power_bitmap_waddr;
    74. //==================================================================
    75. //
    76. //==================================================================
    77. wire [BM_WD -1:0]grant;
    78. rr_dispatch #(.WD(BM_WD), .KEEP_MODE(0))
    79. u_rr
    80. (
    81. 	.clk(clk),
    82. 	.rst_n(rst_n),
    83. 	.req(power_bitmap),
    84. 	.ack(out_inner_hand_en),
    85. 	.grant(grant)
    86. );
    88. //==================================================================
    89. //读出计数器
    90. //==================================================================
    91. reg  [DP_WD   :0]raddr_d;
    92. wire             renc;
    94. always @* begin: RADDR_D
    95.     integer i;
    96.     for(i=0; i
    97.         if(grant[i] == 1'b1) begin
    98.             raddr_d = i;
    99.         end
    100.     end
    101. end
    102.  
    103. assign raddr = raddr_d;
    104.  
    105. //==================================================================
    106. //输出逻辑
    107. //==================================================================
    108. wire   inner_out_real  = power_bitmap[raddr];
    109. assign inner_out_valid = (raddr != waddr);
    110. assign inner_out_ready = out_ready || (~inner_out_real);
    111. assign out_valid       = inner_out_valid && inner_out_real;
    112. assign in_ready        = !((raddr[DP_WD -1:0] == waddr[DP_WD -1:0]) && (raddr[DP_WD] != waddr[DP_WD]));
    113.  
    114. //==================================================================
    115. //数据寄存
    116. //==================================================================
    117. reg [WIDTH -1:0]data[DEPTH -1:0];
    118. always @(posedge clk)begin
    119. 	if(wenc) data[waddr[DP_WD-1:0]] <= in_data;
    120. end
    121. assign out_data = data[raddr[DP_WD-1:0]];
    122.  
    123. endmodule

     

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