Verilog 之并行,数据类型,操作符号等相关基础归纳

Verilog 串行语句

FPGA设计思路并行, module中仅支持并行语句的调用, 同时一些并行语句中的子语句可以顺序执行;

always@(...)
begin
	;
	;
	;
	;
	;
	;
	;
end
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• Verilog 阻塞赋值语句

  理解为变量对应FPGA硬件中的连线, 执行规则为等待赋值行为结束后在会开始执行下一条程序;

• verilog非阻塞赋值语句

  理解为变量对应FPGA中寄存器等存储记忆单元,执行规则为赋值行为未完成之前就开始执行下一条程序;

• Verilog 条件语句

  为典型串行语句

  • 带优先级语句

    if() //逻辑门最少
    begin
       ; 
    end
    else if()
    begin
        ;
    end
    else
    begin
        ;
    end        
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    优先级越高的分支应设置概率最大的条件仪优化仿真效率等;

  • 无优先级条件语句

    case()
        :
        begin
            ;
        end
        :
        begin
            ;
        end
        :
        begin
            ;
        end
        
        default:
        begin
            ;
        end
    // 值必须不同
    //分支必须完全覆盖
    //硬件实现为多路复用器, 数据路径等长
    //casex , casez可以实现不关心位   
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verilog循环语句

除for循环之外的while , repeat, forever基本用于仿真激励;

integer ;
for( = ; <= , =  + 1)
begin
    ;
end
//一般别用, 使用时不要进行功能表述, 只进行结构描述,确保编译器能给出对应的实现电路;
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verilog等待语句

• 事件等待语句

  @(  or   or...)
  //每个always程序块必是一个事件等待语句;
  //事件等待语句可以存在于always块中, 主要用于仿真;
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• 直接时间等待语句

  # 
  //只能用于仿真
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• 表达式等待语句

  wait ();
  //只能用于仿真 (该描述绝对化)
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verilog函数调用语句

与并行语句中类似;

verilog任务调用语句

task ;
input ;
input ;
output ;
output ;
  

begin
    ;
end
//多输入, 多输出
//变量只能声明寄存器类型
//任务调用只能在串行语句中;
//任务可以调用别的任务;
//任务在仿真情况下可以进行递归;
//任务可以调用函数;
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Verilog 数据类型

Verilog 四值逻辑系统

逻辑1 : 表示逻辑高电平;

逻辑0 : 表示逻辑低电平;

不确定逻辑X : 表示不可推断电平, 一般由于赋值冲突导致;

高组逻辑Z : 表示高阻态, 断路;

寄存器数据类型

凡在程序块中被赋值的变量,都必须是寄存器类型,寄存器类型及其子类型如下:

• reg

reg  ; //range 不写默认 1bit
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• integer 整数类型 , 对应32位二进制表示 real 实数类型,一般不用

integer a; real a;
1

线网数据类型

• wire

wire  ;
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• tri 用法同wire . 需定义被三态门驱动的硬件连线时,用tri定义.表示这根线上会出现 Z状态;

• supply1/ supply0

  分别表示强行上拉到1, 或强行下拉到0. 理解为电源线和地线. verilog中常当做常数使用;

• wand / triand

  表示线与逻辑, 二者区别类似wire与tri;

• wor / trior

  表示线或逻辑, 二者区别类似wire与tri;

• tri1 / tri0 / trireg

  分别表示当连线被置为高阻态时, 进行上拉 , 下拉 , 保持前值,;

参数数据类型

• parameter 定义module里的一些常量参数

  parameter a = 100,b = 3'b100, c = a + 100;
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• localparam 定义module里的一些参数,与parameter参数不同在于上层模块不能访问此参数

  //如下的使用形式可以实现上层对下层模块的修改
  parameter N = 100;
  localparam M = N + 1;
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• specparam 用于specify用来定义模块的时序模型 ;

数组

   ;
//定义一个32bit宽,512个元素的存储器
reg [31:0] array[511:0];
//数组的访问, 不能使用C语言类似的访问
wire [31:0] out;
assign out = array[256];
//数组的bit访问
wire [0:0] out_bit;
assign out_bit = out[31];
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常量

1. 二进制表示法

'b 
wire a ;
assign a = 1'b1;
wire [7:0] b;
assign b = 8'b11110000;
//设置高阻状态
assign b = 8'bzzzzZZZZ;
//没有关于x的状态的常量赋值,因为X状态是由赋值冲突产生的,并不是由赋值产生;
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2. 八进制表示法

'o 
wire [2:0] a;
assign a = 3'o5;  // o / O均可;
//高阻
wire [5:0] b;
assign b = 6'ozZ;//写两个,也可缺省
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2. 十进制表示法

'd 
wire [7:0] a;
assign a = 8'd255;
//高阻
wire [15:0] b;
assign b = 16'dz;//只能写1个 
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2. 十六进制表示法

'd 
wire [5:0] a;
assign a = 6'hFA;
assign a = 6'b11_1010;
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整数

integer //也可使用 wire 和 reg
wire [7:0] q;
assign q = 128;
//不同于十进制表示法,负数可以如下:
assign a = -128;
assign a = 16'd-128;// error
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Verilog的操作符号

• Verilog 赋值运算符

  • 连续赋值符号 ,应用于线网类型

  assign  = ;
  
  input a;
  wire b;
  
  assign a = b;// 1
  wire a = b;	//  2
  //1 和2等价, 1称作显示地连续赋值, 2称为隐式的连续赋值, 
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  • 阻塞赋值符号 =

    应用于组合逻辑, 只能操作线网类型的变量;

    语句执行为顺序执行,下条语句必须等待上条语句完成赋值之后再执行;

  • 非阻塞复制符号 <=

    应用于时序逻辑, 只能操作寄存器类型的变量;

    执行为顺序执行, 但是上条语句未完成赋值操作时就开始执行下条语句的执行, 即其值得传递只能跨越一个寄存器;

  • 映射赋值符号 " . "

    两个变量之间建立一种连接的关系

  • 位置赋值

    没有显示操作符号, 别用;

• Verilog 按位运算符

  ~  逻辑非, 按位取反; 单目;
  &  逻辑与, 按位取与; 双目; 
  |  逻辑或, 按位取或; 双目;
  ^  逻辑异或 , 按位异或; 双目;
  ~^ 逻辑同或 , 按位同或;
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• Verilog 归约运算符

  注意 : 规约运算所有结果均为 1bit

  &   : 归约与 , 按位从低到高相与;
  ~&  : 归约与非 , 按位从低到高相与后去反;
  |   : 归约或 ,按位从低到高进行逻辑或;
  ~|  : 归约或非,对归约或的结果进行逻辑反;
  ^   : 归约异或, 
  ~^  : 归约异或非;
  //与按位运算符区别在于(以异或为例):
  //按位运算符:
  wire [7:0] a,b,c;
  assign a = 8'hF1;
  assign b = 8'h1F;
  assign c = a ^ b; //c = 8'bEE;
  //归约运算符:
  wire [3:0] a
  wire b;
  assign a = 4'h7;
  assign b = ^a; // b =1'b1;
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• Verilog 算术运算符

  parameter a =  2 ** 3; //a = 8 ; 尽量别用
  // + - * / % 
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• Verliog 关系运算符

  ==  //相等
  === //全等 (包含 X, Z状态仅用于仿真)
  !=  //不等
  !== //不全等 (包含 X, Z状态仅用于仿真)
  <   //小于
  <=  //小于等于
  >   //大于
  >=  //大于等于
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• Verilog 逻辑运算符

  !  //逻辑反, 
  && //逻辑与,双目 , 同为true返回true, 否则false
  || //逻辑或 , 同为 false 返回 false, 否则 true
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• Verilog 迭代连接运算符

  显示符号为 : “{}”

  • 连接功能

  wire a = 1'b1;
  wire [2:0] b = 3'b011;
  wire [3:0] c = {a,b}; //c = 4'b1011
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  • 迭代功能

  wire [1:0] a = 2'b10;
  wire [7:0] b = {4{a}}; // b = 8'b10101010 = {a,a,a,a}
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  • 混合功能

  wire a = 1'b1;
  wire [2:0] b = 3'b011;
  wire [7:0] c = {{5{a}},b}; //c = 8'b11111011
  wire [7:0] d = {2{a,b}};   //c = 8'b10111011
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• Verilog 移位运算符

  <<  //(无符号) 左移
  <<< //带符号左移
  >>  //(无符号) 右移
  >>> //带符号右移
  
  //类似C语言规则, 默认的wire, reg都理解为无符号数
  //integer 为有符号数, 左移: 左抛右补0, 右移: 右抛左补符号位
  //通常利用迭代符号完成相同功能;
  //移位是乘除法的实现基础
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• Verilog 条件运算符

  //显示符号 : "? :"
  //类似C语言的使用
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• Verilog 操作符的优先级

  //必要时查阅优先级表格
  //但是个人习惯必须按照逻辑使用 "()"确保逻辑准确性
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