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Design File：Post-synthesis EDIF netlist or RTL Source
Timing and layout constraints，Test or Design Example Project
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1 介绍
基于PCI Express Integrated Block，Multi-Channel PCIe QDMA Subsystem实现了基于DMA地址队列的高性能Continous或Scather Gather DMA，提供FIFO/AXI4-Stream用户接口。
1.1 特性
支持Ultrascale+，Ultrascale，7 Series的PCI Express Integrated Block
支持64，128，256，512-bit数据路径
64-bit源地址，目的地址，和描述符地址
多达16个host-to-card（H2C/Read）数据通道或H2C DMA
多达16个card-to-host（C2H/Write）数据通道或C2H DMA
FIFO/ AXI4-Stream用户接口（每个通道都有自己的FIFO/AXI4-Stream接口）
每个DMA引擎支持DMA地址队列，队列深度可达32
AXI4-Lite Master接口允许PCIe通信绕过DMA引擎
Scather Gather描述符列表支持无限列表大小
每个描述符的最大传输长度为4GB
MSI中断
连续描述符的块获取
中断或查询模式
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