FPGA 学习笔记：Vivado 配置IO引脚约束

前言

• FPGA 内部有大量的逻辑资源，可以实现简单到复杂的工程，但依旧需要基本的输入输出引脚，如时钟引脚，普通的IO引脚

配置IO 引脚

• 这里配置一下LED的引脚与 FPGA的时钟输入引脚，也就是FPGA外部晶振的输入引脚

• 首先需要通过查看原理图，确认FPGA的引脚，以下是我的开发板上的引脚配置

• 一般FPGA 会有 复位引脚，也就是 RESET引脚，我这个开发板没有找到，可以先随意制定一个没有使用的IO引脚

配置步骤

• 在开发FPGA 的Module （模块）时，会定义输入与输出的网络，类型为：input 、output、 inout类型中的一种，然后定义一个 wire 线的 name，或者 port，引脚配置最终与这些 port 一一对应，如果port没有指定引脚，在生成Bitstream 文件时，Vivado 会报错，提示没有IO约束