FPGA之旅设计99例之第一例-----LED灯

一. 简介

作为我们这个系列的第一个实例，当然是要越简单越好啦，软件里面有打印hello world，硬件里面有点灯，就从点灯开始，开启这个系列吧。

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二. LED硬件电路

先来认识一下LED电路图，左边接地，右边接FPGA的引脚，可以看出此电路图为FPGA输出高电平，LED才会亮起，输出低电平，LED灭，就是这么简单。

三. Verilog代码编写

先来编写驱动模块，一行代码即可，赋值1为高电平亮，赋值0为低电平灭。

//顶层模块
module Top(
	input		clk,    //输入时钟
    input		rst_n,  //复位时钟
    output		led     //led输出
);
    
assign led = 1'b1;    //led输出高电平

endmodule 
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驱动模块编写好了，怎么验证驱动模块是正确的呢，这就需要编写测试模块了，俗称testbeach，当然上板看效果也是可以的啦！

测试模块如下

`timescale 1ns/1ps   //测试时间基本单位为1ns，精度为1ps
module testbeach();
    reg    clk;
    reg	   rst_n;
    wire   led;
    always #50 clk <= ~clk;   //产生时钟
    initial begin
    clk = 1'b0;
    rst_n = 1'b1;    
    #100
    rst_n = 1'b0;        //手动产生一次复位
    #100
    rst_n = 1'b1;
    end    
Top  TopHP(
    .clk		(clk),    //输入时钟
    .rst_n      (rst_n),  //复位时钟
    .led		(led)     //led输出
 );
endmodule
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打开modesim来仿真一下

自此已经成功点亮了LED灯。

完了？？ ？ 怎么可能，既然已经学会了如何点亮LED灯，不来点炫酷的东西怎么好就这样结束呢！！

四. 流水灯

流水灯嘛，就是依次点亮LED灯，等等好像那里不对，应该是依次点亮下一个LED灯，同时熄灭当前LED灯。

假如说开发板上有五个LED灯,初始化的时候，可以先点亮一个LED灯。

led <= 5'b000_01;
1

然后就是流水操作啦，也就是每隔一定的时间间隔，led的值左移一位，就可以达到流水灯的效果啦。

led <= led < 1;

基于代码

//流水灯，顶层模块
module LSD(
    input       clk,
    input       rst_n,
    output[4:0] led
);

 //led寄存器
reg[4:0] ledreg;  

assign led = ledreg;

//计时模块，提供一定的时间间隔
reg[10:0] cnt;
always @(posedge clk or negedge rst_n) 
begin
    if(rst_n == 1'b0)
        cnt <= 1'b0;
    else if(cnt == 'd2)
        cnt <= 'd0;
    else
        cnt <= cnt + 1'b1;
end
//led流水灯模块，每一个时间间隔，led流动一次
always@(posedge clk or negedge rst_n)
begin
    if(rst_n == 1'b0)
        ledreg <= 5'b000_01;

    else if(cnt == 'd2)
        if(ledreg == 5'b10_000)
            ledreg <= 5'b00_001;
        else
            ledreg <= ledreg << 1'b1;
    else
        ledreg <= ledreg;
end

endmodule
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通过波形可以出，流水灯成功啦！！

这就是最基本的流水灯了,至于其它更多炫酷的效果，就各显神通啦！