https://github.com/YosysHQ/yosys/tree/dca8fb54aa625f1600e2ccb16f9763c6abfa798f
https://yosyshq.net/yosys/

Yosys 输入: RTL code ，输出：Netlist

module counter (clk, rst, en, count);  // counter.v 作为例子

   input clk, rst, en;
   output reg [1:0] count;

   always @(posedge clk)
      if (rst)
         count <= 2'd0;
      else if (en)
         count <= count + 2'd1;

endmodule
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0. 须知：随时查看netlist的命令

（1）. 使用xdot，以图像形式查看

yosys> show
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需要先安装xdot sudo install xdot

（2）. 以RTLIL格式（yosys自己设的一种文本表示格式）查看

yosys> dump
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TextRtlil Document 描述了语法，主要是对Verilog代码进行词法分析，我还没细看，应该是使用lex&yacc自动生成

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1. Load RTL to Parser

（1）. 读入并解析Verilog代码

yosys> read_verilog counter.v
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read_verilog 使用Parser对RTL进行解析，生成AST(Abstract Syntax Tree 抽象语法树？但这明显是个图，不懂），并产生RTLIL

yosys> show
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yosys> dump
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dump 输出的内容很多，这里只截取了后半部分：

（2）. 检查层次结构，设置顶层module

yosys> hierarchy -check -top counter
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2. 使用proc命令处理process

verilog中的process(过程结构) 包括initial 和 always

• 电路在上电后是浮动电平，无法实现initial，所以initial不可综合，只能在仿真时使用
• 实际上板中，使用 reset 来处理浮动电平

yosys> proc
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这是一个指令集合，等价于如下一系列指令：

yosys> proc_clean
yosys> proc_rmdead
yosys> proc_init
yosys> proc_arst
yosys> proc_mux
yosys> proc_dlatch
yosys> proc_dff
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• always中的if 和 else if 是有先后关系的，这里使用两个mux串行来实现
• 其中A和B是mux的输入数据，S是选择信号，Y是输出数据。

• 把always里的时序逻辑分离出来

提示信息说的很清楚，这个命令做了哪些事；如果没起效果，就只输出一行Executing ...

3. 使用fsm命令处理有限自动状态机

由于HDL的并行性，如果我们想分周期完成一个任务，可以设置多个使能信号来链接不同的模块（一个模块执行结束，输出下一个模块的使能信号），但比较麻烦。
如果使用FSM，一个模块就可以完成。

module test(input clk, rst, ctrl, output [3:0] Out); 
    reg [1:0] curState;  // current state
    reg [1:0] nextState; // next state

    always @(posedge clk) begin // 时序逻辑，一般使用非阻塞赋值
        if(rst) curState <= 0;
        else curState <= nextState;
    end

    always @(curState or ctrl) begin // 组合逻辑，一般使用阻塞赋值
        case (curState) 
            0: begin 
                    Out = 1;
                    nextState = ctrl ? 1 : 2;
                 end 
            1: begin 
                    Out = 2; 
                    if (ctrl) begin
                        Out = 3; 
                        nextState = 2;  
                    end
                 end 
            2: begin 
                    Out = 4; 
                    if (ctrl) begin
                        Out = 5; 
                        nextState = 3;
                    end 
                end 
            3: begin
                    if (!ctrl) 
                        nextState = 2'b00; 
                 end
            default: ;
        endcase 
      end 
  endmodule
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extract and optimize finite state machines

4. 使用opt命令进行优化