• 【Verilog 设计】Verilog 实现偶数、奇数分频和任意小数分频

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    写在前面

    偶数分频

    Verilog 实现

    TestBench 测试文件

    RTL 视图

    仿真波形

    奇数分频

    Verilog 实现

    TestBench 测试文件

    RTL 视图

    仿真波形

    任意小数分频

    Verilog 实现

    TestBench 测试文件

    RTL 视图

    仿真波形

    写在前面

    在实际的项目工程中，经常需要不同的时钟频率工作，或者在一些笔试面试中，时钟分频也会被问到，因此这篇文章介绍几种常见的时钟分频的案例：偶数分频、奇数分频、任意小数分频。

    偶数分频

    偶数分频是最常见的分频方式也是最简单的，只需要一个简单的计数器即可，如果要实现4分频的时钟，只需要计数器从0计数到3，然后输出的时钟在计数到1和3的时钟翻转即可。

    Verilog 实现

    1. //`timescale 100ps / 1ps
    2. //
    3. // Engineer: 
    4. // Create Date: 2022/07/24
    5. // Design Name: 
    6. // Module Name: freq_div_even
    7. // Tool Versions: Vivado 2021.2
    8. // Encode: GBK
    9. // Description: 实现偶数四分频
    10. // Additional Comments:
    11. // 
    12. //
    13.  
    14. module freq_div_even(
    15. 	input       clk,
    16. 	input       rst,
    17. 	output reg  clk_out
    18. 	);
    19. reg  [1:0]   cnt;
    20.  
    21. always @(posedge clk or posedge rst) begin
    22. 	if (rst) begin
    23. 		cnt <= 'd0;
    24. 	end
    25. 	else if (cnt == 'd3) begin
    26. 		cnt <= 'd0;
    27. 	end
    28. 	else begin
    29. 		cnt <= cnt + 'd1;
    30. 	end
    31. end
    32.  
    33. always @(posedge clk or posedge rst) begin
    34. 	if (rst) begin
    35. 		clk_out <= 'd0;
    36. 	end
    37. 	else if (cnt == 'd1) begin
    38. 		clk_out <= 'd1;
    39. 	end
    40. 	else if (cnt == 'd3) begin
    41. 		clk_out <= 'd0;
    42. 	end
    43. 	else begin
    44. 		clk_out <= clk_out;
    45. 	end
    46. end
    47.  
    48. endmodule

    TestBench 测试文件

    1. `timescale 10ps / 1ps
    2. //
    3. // Engineer:
    4. // Create Date: 2022/07/24
    5. // Design Name: 
    6. // Module Name: tb_freq_div_even
    7. // Tool Versions: Vivado 2021.2
    8. // Encode: GBK
    9. // Description: 
    10. // Additional Comments:
    11. // 
    12. //
    13.  
    14. module tb_freq_div_even();
    15.  
    16. 	reg   clk;
    17. 	reg   rst;
    18. 	wire  clk_out;
    19.  
    20. 	initial begin
    21. 		clk = 'd0;
    22. 		rst = 'd1;
    23. 		#20
    24. 		rst = 'd0;
    25. 	end
    26.  
    27. 	always #10 clk = ~clk;
    28.  
    29. 	freq_div_even inst_freq_div_even (
    30. 		.clk(clk), 
    31. 		.rst(rst), 
    32. 		.clk_out(clk_out)
    33. 	);
    34.  
    35. endmodule

    RTL 视图

    仿真波形

    可以看到原时钟为50Mhz，在四分频后时钟为12.5Mhz，符合设计要求。如果要设计八分频甚至更大的分频也是如此操作。

    奇数分频

    相对于偶数分频，奇数分频要复杂一些，不仅要实现奇数分频而且占空比为50%，这里需要多加一个计数器，一个计数器由输入时钟上升沿触发，另一个计数器由输入时钟下降沿触发，最后将两个计数器的输出做相运算，即可得到奇数分频并且占空比为50%的时钟。

    Verilog 实现

    1. //`timescale 100ps / 1ps
    2. //
    3. // Engineer: 
    4. // Create Date: 2022/07/24
    5. // Design Name: 
    6. // Module Name: freq_div_odd
    7. // Tool Versions: Vivado 2021.2
    8. // Encode: GBK
    9. // Description: 实现奇数五分频
    10. // Additional Comments:
    11. // 
    12. //
    13.  
    14. module freq_div_odd(
    15. 	input        clk,
    16. 	input        rst,
    17. 	output wire  clk_out
    18. 	);
    19. reg  [2:0]   cnt1;
    20. reg  [2:0]   cnt2;
    21. reg          clk1;
    22. reg          clk2;
    23.  
    24. always @(posedge clk or posedge rst) begin
    25. 	if (rst) begin
    26. 		cnt1 <= 'd0;
    27. 	end
    28. 	else if (cnt1 == 'd4) begin
    29. 		cnt1 <= 'd0;
    30. 	end
    31. 	else begin
    32. 		cnt1 <= cnt1 + 'd1;
    33. 	end
    34. end
    35.  
    36. always @(posedge clk or posedge rst) begin
    37. 	if (rst) begin
    38. 		clk1 <= 'd0;
    39. 	end
    40. 	else if (cnt1 < 'd2) begin
    41. 		clk1 <= 'd1;
    42. 	end
    43. 	else begin
    44. 		clk1 <= 'd0;
    45. 	end
    46. end
    47.  
    48. always @(negedge clk or posedge rst) begin
    49. 	if (rst) begin
    50. 		cnt2 <= 'd0;
    51. 	end
    52. 	else if (cnt2 == 'd4) begin
    53. 		cnt2 <= 'd0;
    54. 	end
    55. 	else begin
    56. 		cnt2 <= cnt2 + 'd1;
    57. 	end
    58. end
    59.  
    60. always @(negedge clk or posedge rst) begin
    61. 	if (rst) begin
    62. 		clk2 <= 'd0;
    63. 	end
    64. 	else if (cnt2 < 'd2) begin
    65. 		clk2 <= 'd1;
    66. 	end
    67. 	else begin
    68. 		clk2 <= 'd0;
    69. 	end
    70. end
    71.  
    72. assign clk_out = clk1 | clk2;
    73.  
    74. endmodule

    TestBench 测试文件

    1. `timescale 10ps / 1ps
    2. //
    3. // Engineer: 
    4. // Create Date: 2022/07/24
    5. // Design Name: 
    6. // Module Name: tb_freq_div_odd
    7. // Tool Versions: Vivado 2021.2
    8. // Encode: GBK
    9. // Description: 
    10. // Additional Comments:
    11. // 
    12. //
    13.  
    14. module tb_freq_div_odd();
    15.  
    16. 	reg   clk;
    17. 	reg   rst;
    18. 	wire  clk_out;
    19.  
    20. 	initial begin
    21. 		clk = 'd0;
    22. 		rst = 'd1;
    23. 		#20
    24. 		rst = 'd0;
    25. 	end
    26.  
    27. 	always #10 clk = ~clk;
    28.  
    29. 	freq_div_odd inst_freq_div_odd (
    30. 		.clk(clk), 
    31. 		.rst(rst), 
    32. 		.clk_out(clk_out)
    33. 	);
    34.  
    35. endmodule

    RTL 视图

    仿真波形

    任意小数分频

    任意小数分频如果要分的更细一些，可以分成半整数分数和非半整数的小数分频，因为半整数也属于小数，所以这里统一用任意小数分频的设计方法实现。

    在设计时也可以选择直接调用 PLL 锁相环实现，比如要实现 6.3 的分频，可以先将源时钟 10 倍频，得到源时钟的 10 倍频率的时钟，再进行 63 分频实现，这样就可以得到 63 分频的时钟。

    另外也可以自己设计实现，分频结果 N = M + P，其中 M 为小数分频值得整数部分，P 为小数分频值得小数部分，同时小数可以用分式表示 b/a+b，比如 0.3 可以表示为3/7+3，此时b = 3，则原式可以表示为 N = M + b/a+b，对 M 进行通分得到 N = M(a+b) + b/a+b = [aM + b(M+1)]/a+b，这样就可以列出二元一次方程，6.3分频可以写成分式63/10。

    可以得到以下二元一次不等式：

    6a + 7b = 63

    a + b = 10

    解得：a = 7，b = 3

    表示先做 7 次 6 分频，再做 3 次 7 分频即可达到 6.3 分频的目的。

    Verilog 实现

    1. //`timescale 100ps / 1ps
    2. //
    3. // Engineer: 
    4. // Create Date: 2022/07/24
    5. // Design Name: 
    6. // Module Name: freq_div_decimal
    7. // Tool Versions: Vivado 2021.2
    8. // Encode: GBK
    9. // Description: 实现任意小数分频，以6.3分频为例
    10. // Additional Comments:
    11. //    先做 7 次 6 分频，再做 3 次 7 分频
    12. // 
    13. //
    14.  
    15. module freq_div_decimal(
    16. 	input       clk,
    17. 	input       rst,
    18. 	output reg  clk_out
    19. 	);
    20. reg  [3:0]   cnt1;
    21. reg  [3:0]   cnt2;
    22.  
    23. always @(posedge clk or posedge rst) begin
    24. 	if (rst) begin
    25. 		cnt1 <= 'd0;
    26. 	end
    27. 	else if ((cnt2 < 'd7) &&(cnt1 == 'd5)) begin
    28. 		cnt1 <= 'd0;
    29. 	end
    30. 	else if (cnt1 == 'd6) begin
    31. 		cnt1 <= 'd0;
    32. 	end
    33. 	else begin
    34. 		cnt1 <= cnt1 + 'd1;
    35. 	end
    36. end
    37.  
    38. always @(posedge clk or posedge rst) begin
    39. 	if (rst) begin
    40. 		cnt2 <= 'd0;
    41. 	end
    42. 	else if ((cnt2 == 'd9) && (cnt1 == 'd6)) begin
    43. 		cnt2 <= 'd0;
    44. 	end
    45. 	else if ((cnt1 == 'd5) && (cnt2 < 'd7)) begin
    46. 		cnt2 <= cnt2 + 'd1;
    47. 	end
    48. 	else if (cnt1 == 'd6) begin
    49. 		cnt2 <= cnt2 + 'd1;
    50. 	end
    51. 	else begin
    52. 		cnt2 <= cnt2;
    53. 	end
    54. end
    55.  
    56. always @(posedge clk or posedge rst) begin
    57. 	if (rst) begin
    58. 		clk_out <= 'd0;
    59. 	end
    60. 	else if ((cnt1 == 'd5) && (cnt2 < 'd7)) begin
    61. 		clk_out <= 'd1;
    62. 	end
    63. 	else if (cnt1 == 'd6) begin
    64. 		clk_out <= 'd1;
    65. 	end
    66. 	else begin
    67. 		clk_out <= 'd0;
    68. 	end
    69. end
    70.  
    71. endmodule

    TestBench 测试文件

    1. `timescale 10ps / 1ps
    2. //
    3. // Engineer: 
    4. // Create Date: 2022/07/24
    5. // Design Name: 
    6. // Module Name: tb_freq_div_even
    7. // Tool Versions: Vivado 2021.2
    8. // Encode: GBK
    9. // Description: 
    10. // Additional Comments:
    11. // 
    12. //
    13.  
    14. module tb_freq_div_even();
    15.  
    16. 	reg   clk;
    17. 	reg   rst;
    18. 	wire  clk_out;
    19.  
    20. 	initial begin
    21. 		clk = 'd0;
    22. 		rst = 'd1;
    23. 		#20
    24. 		rst = 'd0;
    25. 	end
    26.  
    27. 	always #10 clk = ~clk;
    28.  
    29. 	freq_div_decimal inst_freq_div_decimal (
    30. 		.clk(clk), 
    31. 		.rst(rst), 
    32. 		.clk_out(clk_out)
    33. 	);
    34.  
    35. endmodule

    RTL 视图

    仿真波形

    可以看到仿真波形，先经过了 7 次的 6 分频，再经过 3 次的 7 分频，最终形成 6.3 分频的时钟输出。

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  • 原文地址：https://blog.csdn.net/m0_61298445/article/details/126003886