• FPGA零基础学习：图像显示系统设计

    利用摄像头捕获数据、SDRAM缓存数据、VGA协议驱动屏幕显示图像构成图像实时显示系统。

    摄像头捕获数据的速度（12MHz、6MHz、3MHz）与VGA协议驱动速度（25MHz）不同，导致摄像头捕获数据不能够直接输出给VGA，所以中间必须加入大容量的缓冲器。

    整个设计需要的时钟有：给摄像头提供24MHz的时钟，给SDR SDRAM提供的100MHz的时钟（相移270度），给SDR SDRAM控制器提供的100MHz的时钟，给VGA协议驱动提供的100MHz的时钟。

    时钟产生

    采用片内的PLL产生所需的时钟。

    摄像头驱动设计

    摄像头设计共分为三部分：硬件复位（ov7670_hardware_reset）、寄存器配置（ov7670_reg_init）、数据捕获输出（ov7670_cap）。

    硬件复位和寄存器配置采用24MHz的时钟进行驱动，摄像头捕获模块采用摄像头输出的pclk来进行驱动。

    硬件复位的操作为将cmos_rst_n信号拉低一段时间（大约1ms），拉高后一段时间（大约1ms）内不允许进行任何其他操作。在复位完成后，输出一个复位完成信号。

    1. module ov7670_hardware_reset (
    2.  
    3.   input   wire                        clk,
    4.   input   wire                        rst_n,
    5.   
    6.   output  wire                        cmos_rst_n,
    7.   output  wire                        cmos_hardware_rst_done
    8. );
    9.  
    10.   parameter       T               =   50_000;
    11.   
    12.   reg                 [15:0]          cnt;
    13.   
    14.   always @ (posedge clk, negedge rst_n) begin
    15.     if (rst_n == 1'b0)
    16.       cnt <= 16'd0;
    17.     else
    18.       if (cnt < T)
    19.         cnt <= cnt + 1'b1;
    20.       else
    21.         cnt <= cnt;
    22.   end
    23.   
    24.   assign cmos_rst_n = (cnt < T/2) ? 1'b0 : 1'b1;
    25.   
    26.   assign cmos_hardware_rst_done = (cnt == T) ? 1'b1 : 1'b0;
    27.  
    28. endmodule

    摄像头有很多寄存器，具体可以查看手册中所对应的信息，这里只给出一些关键寄存器的配置。

    配置寄存器的地址和配置所需的数据拼接到一起形成一个八位的数据。具体代码查看reg_config。

    利用线性序列机实现SCCB协议驱动，将对应的数据配置进去。具体代码查看sccb_wr。

    编写控制器从reg_config中读出数据，控制sccb_wr模块将数据配置到摄像头中，配置完成后需要等待10帧的图像（摄像头输出的VS信号为帧同步信号，有一次的高脉冲表示一帧，设计时只需要等待VS信号的10个上升沿即可），才能够输出稳定的图像信息。具体代码查看ov7670_reg_config_ctrl。

    图像数据的捕获比较简单，按照摄像头手册的标准输出时序进行捕获即可。由于摄像头输出的数据为RGB565，而摄像头接口只有三位数据线，所以输出时，每两个数据对应一个像素点。具体代码查看ov7670_cap。

    VGA协议驱动

    VGA协议与8.5节类似，但是需要在图像显示有效区去读取FIFO，然后将数据输出到VGA接口上。由于摄像头的接口是RGB565，而VGA接口为RGB232接口，故将RGB565对应的高位输出到RGB232上（再分配管脚时，低位不分配也可以）。具体代码查看vga_ctrl。

    SDR SDRAM控制器

    本系统中的图像模式为640X480，在SDRAM中存储的方式设定为SDRAM每一行存储160个像素点，利用四行的存储空间存储一行的图像信息。故而需要将SDR SDRAM控制器中的读写模块更改为页读页写模式，并且每次突发的长度为160。具体代码查看sdr_wr_ctrl和sdr_rd_ctrl。

    SDR SDRAM的控制器中共分为四部分：输入缓冲器（sdr_wrfifo）、输出缓冲器（sdr_rdfifo）、SDR SDRAM驱动（sdr_drive）和读写控制器（sdr_mem_ctrl）。

    输入缓冲器为一个FIFO，捕获到摄像头数据输入到此FIFO中，然后写入到SDRAM中。

    输出缓冲器为一个FIFO，SDRAM的数据输入到此FIFO中，然后被VGA模块读出输出给VGA接口。

    SDR SDRAM驱动为控制接口模块，完成对SDRAM的写入和读出。

    读写控制器为控制上述三个模块进行协调工作的模块：当输入缓冲器中的数量大于160时，读出160个写入SDRAM中；当输出缓冲器中的数量小于160时，从SDRAM中读出160个写入到输出缓冲器中。每次控制读写命令发出后，等待100个时钟周期（等待SDRAM控制器读写进行）。在进行写入和读出时，为了防止图像撕裂（写入速度比读出速度要慢，读出数据时，就会发生前半帧为新数据，后半帧为旧数据，造成一种图像撕裂的感觉），采用两个bank进行缓冲（当输出地址在最后一行时，需要判断输入地址的位置，当输入地址在另外一个bank的下半部分或者已经在本bank时，读地址切换到另外一个bank。写地址正常切换即可）。

    部分参考代码如下：

    顶层代码：

    1. module ov7670_sdram_vga640x480 (
    3.   input     wire                      clk, // 50MHz
    4.   input     wire                      rst_n,
    5.   
    6. //  VGA
    7.   output    wire                      vga_vs,
    8.   output    wire                      vga_hs,
    9.   output    wire          [15:0]      vga_rgb,
    10.   
    11. //  SDRAM
    12.   output    wire                      sdr_clk,
    13.   output    wire                      sdr_cke,
    14.   output    wire                      sdr_cs_n,
    15.   output    wire                      sdr_ras_n,
    16.   output    wire                      sdr_cas_n,
    17.   output    wire                      sdr_we_n,
    18.   output    wire          [1:0]       sdr_ba,
    19.   output    wire          [11:0]      sdr_addr,
    20.   inout     wire          [15:0]      sdr_dq,
    21.   output    wire          [1:0]       sdr_dqm,
    22.   
    23. //  ov7670 
    24.   output    wire                      cmos_xclk,
    25.   output    wire                      cmos_rst_n,
    26.   output    wire                      cmos_pwdn,
    27.   output    wire                      cmos_sccb_c,
    28.   inout     wire                      cmos_sccb_d,
    29.   input     wire                      cmos_pclk,
    30.   input     wire                      cmos_vs,
    31.   input     wire                      cmos_href,
    32.   input     wire          [7:0]       cmos_data
    33. );
    34.  
    35.   wire                                clk_100m;
    36.   wire                                clk_25m;
    37.   wire                                pll_locked;
    38.   reg                     [1:0]       rst_n_100m;
    39.   reg                     [1:0]       rst_n_cmos_xclk;
    40.   reg                     [1:0]       rst_n_25m;
    41.   wire                                cmos_init_done;
    42.   wire                                cmos_cap_valid;
    43.   wire                    [15:0]      cmos_cap_data;
    44.   wire                                cmos_frame_flag;
    45.   wire                                vga_rden;
    46.   wire                    [15:0]      vga_data;
    47.   
    48.   pll_my  pll_my_inst (
    49.         .areset       ( ~rst_n ),
    50.         .inclk0       ( clk ),
    51.         .c0           ( clk_100m ),
    52.         .c1           ( sdr_clk ),
    53.         .c2           ( cmos_xclk ),
    54.         .c3           ( clk_25m ),
    55.         .locked       ( pll_locked )
    56.       );
    57.       
    58.   initial rst_n_100m = 2'b00;
    59.   always @ (posedge clk_100m) rst_n_100m <= {rst_n_100m[0], pll_locked};
    60.   
    61.   initial rst_n_cmos_xclk = 2'b00;
    62.   always @ (posedge cmos_xclk) rst_n_cmos_xclk <= {rst_n_cmos_xclk[0], pll_locked};
    63.   
    64.   initial rst_n_25m = 2'b00;
    65.   always @ (posedge clk_25m) rst_n_25m <= {rst_n_25m[0], pll_locked};
    66.   
    67.   ov7670_drive ov7670_drive_inst(
    69.       .clk                (cmos_xclk),
    70.       .rst_n              (rst_n_cmos_xclk[1]),
    72.       .cmos_rst_n         (cmos_rst_n),
    73.       .cmos_pwdn          (cmos_pwdn),
    74.       .cmos_sccb_c        (cmos_sccb_c),
    75.       .cmos_sccb_d        (cmos_sccb_d),
    76.       .cmos_pclk          (cmos_pclk),
    77.       .cmos_vs            (cmos_vs),
    78.       .cmos_href          (cmos_href),
    79.       .cmos_data          (cmos_data),
    80.       
    81.       .cmos_init_done     (cmos_init_done),
    82.       .cmos_cap_data      (cmos_cap_data),
    83.       .cmos_cap_valid     (cmos_cap_valid),
    84.       .cmos_frame_flag    (cmos_frame_flag)
    85.     );
    86.       
    87.   fifo_sdr_ctrl fifo_sdr_ctrl_inst(
    89.       .clk                (clk_100m),
    90.       .rst_n              (rst_n_100m[1]),
    91.       
    92.       .wrclk              (cmos_pclk),
    93.       .wren               (cmos_cap_valid),
    94.       .wrdata             (cmos_cap_data),
    95.       
    96.       .rdclk              (clk_25m),
    97.       .rden               (vga_rden),
    98.       .rddata             (vga_data),
    99.       
    100.       .sdr_cke            (sdr_cke),
    101.       .sdr_cs_n           (sdr_cs_n),
    102.       .sdr_ras_n          (sdr_ras_n),
    103.       .sdr_cas_n          (sdr_cas_n),
    104.       .sdr_we_n           (sdr_we_n),
    105.       .sdr_ba             (sdr_ba),
    106.       .sdr_addr           (sdr_addr),
    107.       .sdr_dq             (sdr_dq),
    108.       .sdr_dqm            (sdr_dqm)
    109.     );
    110.  
    111.   vga_ctrl vga_ctrl_inst(
    113.       .clk                (clk_25m),
    114.       .rst_n              (rst_n_25m[1]),
    115.       
    116.       .vga_rden           (vga_rden),
    117.       .vga_data           (vga_data),   
    118.       
    119.       .vga_hs             (vga_hs),
    120.       .vga_vs             (vga_vs),
    121.       .vga_rgb            (vga_rgb)
    122.     );
    123.  
    124. endmodule

    vga_ctrl模块代码：

    1. module vga_ctrl (
    2.  
    3.   input   wire                    clk,
    4.   input   wire                    rst_n,
    5.   
    6.   output  wire                    vga_rden,
    7.   input   wire      [15:0]        vga_data,
    8.   
    9.   output  reg                     vga_hs,
    10.   output  reg                     vga_vs,
    11.   output  reg       [15:0]        vga_rgb
    12. );
    13.  
    14. // 640x480x60Hz  
    15.  
    16.   parameter         HS_A        =   96;
    17.   parameter         HS_B        =   48;
    18.   parameter         HS_C        =   640;
    19.   parameter         HS_D        =   16;
    20.   parameter         HS_E        =   800;
    21.   
    22.   parameter         VS_A        =   2;
    23.   parameter         VS_B        =   33;
    24.   parameter         VS_C        =   480;
    25.   parameter         VS_D        =   10;
    26.   parameter         VS_E        =   525;
    27.   
    28.   reg               [9:0]         cnt_hs;
    29.   reg               [9:0]         cnt_vs;
    30.   wire                            hs_en;
    31.   wire                            vs_en;
    32.   wire                            en;
    33.   
    34.   always @ (posedge clk, negedge rst_n) begin
    35.     if (rst_n == 1'b0)
    36.       cnt_hs <= 10'd0;
    37.     else
    38.       if (cnt_hs < HS_E - 1'b1)
    39.         cnt_hs <= cnt_hs + 1'b1;
    40.       else  
    41.         cnt_hs <= 10'd0;
    42.   end
    43.   
    44.   always @ (posedge clk, negedge rst_n) begin
    45.     if (rst_n == 1'b0)
    46.       cnt_vs <= 10'd0;
    47.     else  
    48.       if (cnt_hs == HS_E - 1'b1)
    49.         if (cnt_vs < VS_E - 1'b1)
    50.           cnt_vs <= cnt_vs + 1'b1;
    51.         else
    52.           cnt_vs <= 10'd0;
    53.       else
    54.         cnt_vs <= cnt_vs;
    55.   end
    56.   
    57.   always @ (posedge clk, negedge rst_n) begin
    58.     if (rst_n == 1'b0)
    59.       vga_hs <= 1'b1;
    60.     else
    61.       if (cnt_hs < HS_A)
    62.         vga_hs <= 1'b0;
    63.       else
    64.         vga_hs <= 1'b1;
    65.   end
    66.   
    67.   always @ (posedge clk, negedge rst_n) begin
    68.     if (rst_n == 1'b0)
    69.       vga_vs <= 1'b1;
    70.     else
    71.       if (cnt_vs < VS_A)
    72.         vga_vs <= 1'b0;
    73.       else
    74.         vga_vs <= 1'b1;
    75.   end
    76.   
    77.   assign hs_en = (cnt_hs > HS_A + HS_B - 1'b1) && (cnt_hs < HS_A + HS_B + HS_C);
    78.   assign vs_en = (cnt_vs > VS_A + VS_B - 1'b1) && (cnt_vs < VS_A + VS_B + VS_C);
    79.   assign en = hs_en & vs_en;
    80.   
    81.   assign vga_rden = en;
    82.   
    83.   always @ (posedge clk, negedge rst_n) begin
    84.     if (rst_n == 1'b0)
    85.       vga_rgb <= 16'd0;
    86.     else
    87.       if (en == 1'b1)
    88.         vga_rgb <= vga_data;
    89.       else
    90.         vga_rgb <= 16'd0;
    91.   end
    92.  
    93. endmodule

    ov7670_drive模块代码：

    1. module ov7670_drive (
    3.   input     wire                  clk,
    4.   input     wire                  rst_n,
    5.   
    6.   output    wire                  cmos_rst_n,
    7.   output    wire                  cmos_pwdn,
    8.   output    wire                  cmos_sccb_c,
    9.   inout     wire                  cmos_sccb_d,
    10.   input     wire                  cmos_pclk,
    11.   input     wire                  cmos_vs,
    12.   input     wire                  cmos_href,
    13.   input     wire          [7:0]   cmos_data,
    14.   
    15.   output    wire                  cmos_init_done,
    16.   output    wire          [15:0]  cmos_cap_data,
    17.   output    wire                  cmos_cap_valid,
    18.   output    wire                  cmos_frame_flag
    19. );
    20.  
    21.   wire                            cmos_hardware_rst_done;
    22.   
    23.   assign cmos_pwdn = 1'b0;
    24.   
    25.   reg                     [1:0]   rst_n_pclk;
    26.   
    27.   initial rst_n_pclk = 2'b00;
    28.   
    29.   always @ (posedge cmos_pclk) rst_n_pclk <= {rst_n_pclk[0], rst_n};
    30.   
    31.   ov7670_hardware_reset ov7670_hardware_reset_inst(
    33.       .clk                        (clk),
    34.       .rst_n                      (rst_n),
    35.       
    36.       .cmos_rst_n                 (cmos_rst_n),
    37.       .cmos_hardware_rst_done     (cmos_hardware_rst_done)
    38.     );
    39.     
    40.   ov7670_reg_init ov7670_reg_init_inst(
    42.       .clk                        (clk),
    43.       .rst_n                      (rst_n),
    44.       
    45.       .cmos_hardware_rst_done     (cmos_hardware_rst_done),
    46.       .cmos_vs                    (cmos_vs),
    47.       .cmos_frame_flag            (cmos_frame_flag),
    48.       
    49.       .cmos_sccb_c                (cmos_sccb_c),
    50.       .cmos_sccb_d                (cmos_sccb_d),
    51.       
    52.       .cmos_init_done             (cmos_init_done)
    53.     );
    54.       
    55.   ov7670_cap ov7670_cap_inst(
    57.       .clk                        (cmos_pclk),
    58.       .rst_n                      (rst_n_pclk[1]),
    59.       
    60.       .cmos_init_done             (cmos_init_done),
    61.       .cmos_href                  (cmos_href),
    62.       .cmos_data                  (cmos_data),
    63.       
    64.       .cmos_cap_data              (cmos_cap_data),
    65.       .cmos_cap_valid             (cmos_cap_valid)
    66.     );
    67.  
    68.  
    69. endmodule

    fifo_sdr_ctrl模块代码：

    1. module fifo_sdr_ctrl (
    2.  
    3.   input     wire                      clk,
    4.   input     wire                      rst_n,
    5.   
    6.   input     wire                      wrclk,
    7.   input     wire                      wren,
    8.   input     wire      [15:0]          wrdata,
    9.   
    10.   input     wire                      rdclk,
    11.   input     wire                      rden,
    12.   output    wire      [15:0]          rddata,
    13.   
    14.   output    wire                      sdr_cke,
    15.   output    wire                      sdr_cs_n,
    16.   output    wire                      sdr_ras_n,
    17.   output    wire                      sdr_cas_n,
    18.   output    wire                      sdr_we_n,
    19.   output    wire          [1:0]       sdr_ba,
    20.   output    wire          [11:0]      sdr_addr,
    21.   inout     wire          [15:0]      sdr_dq,
    22.   output    wire          [1:0]       sdr_dqm
    23. );
    24.  
    25.   wire                                sdr_wrfifo_rden;
    26.   wire                    [15:0]      sdr_wrfifo_rddata;
    27.   wire                    [8:0]       sdr_wrfifo_rdusedw;
    28.   wire                    [15:0]      sdr_rdfifo_wrdata;
    29.   wire                                sdr_rdfifo_wren;
    30.   wire                    [8:0]       sdr_rdfifo_wrusedw;
    31.   wire                                local_sdr_wr;
    32.   wire                                local_sdr_rd;
    33.   wire                                local_sdr_ready;
    34.   wire                    [21:0]      local_sdr_addr;
    35.  
    36.   sdr_wrfifo  sdr_wrfifo_inst (
    37.       .aclr           ( ~rst_n ),
    38.       .data           ( wrdata ),
    39.       .rdclk          ( clk ),
    40.       .rdreq          ( sdr_wrfifo_rden ),
    41.       .wrclk          ( wrclk ),
    42.       .wrreq          ( wren ),
    43.       .q              ( sdr_wrfifo_rddata ),
    44.       .rdusedw        ( sdr_wrfifo_rdusedw )
    45.     );
    46.  
    47.   sdr_rdfifo  sdr_rdfifo_inst (
    48.       .aclr           ( ~rst_n ),
    49.       .data           ( sdr_rdfifo_wrdata ),
    50.       .rdclk          ( rdclk ),
    51.       .rdreq          ( rden ),
    52.       .wrclk          ( clk ),
    53.       .wrreq          ( sdr_rdfifo_wren ),
    54.       .q              ( rddata ),
    55.       .wrusedw        ( sdr_rdfifo_wrusedw )
    56.     );
    57.  
    58.   sdr_mem_ctrl sdr_mem_ctrl_inst(
    59.  
    60.       .clk            (clk),
    61.       .rst_n          (rst_n),
    62.       
    63.       .wrfifo_rdusedw (sdr_wrfifo_rdusedw),
    64.       
    65.       .local_sdr_wr   (local_sdr_wr),
    66.       .local_sdr_addr (local_sdr_addr),
    67.       .local_sdr_ready(local_sdr_ready),
    68.       
    69.       .rdfifo_wrusedw (sdr_rdfifo_wrusedw),
    70.       
    71.       .local_sdr_rd   (local_sdr_rd)
    72.     );
    73.     
    74.   sdr_drive sdr_drive_inst(
    75.  
    76.       .clk                  (clk),
    77.       .rst_n                (rst_n),
    78.       
    79.       .local_wr             (local_sdr_wr),
    80.       .local_rd             (local_sdr_rd),
    81.       .local_addr           (local_sdr_addr),
    82.       .local_wrdata_rden    (sdr_wrfifo_rden),
    83.       .local_wrdata         (sdr_wrfifo_rddata),
    84.       .local_rddata         (sdr_rdfifo_wrdata),
    85.       .local_rdflag         (sdr_rdfifo_wren),
    86.       .local_ready          (local_sdr_ready),
    87.      
    88.       .sdr_cke              (sdr_cke),
    89.       .sdr_cs_n             (sdr_cs_n),
    90.       .sdr_ras_n            (sdr_ras_n),
    91.       .sdr_cas_n            (sdr_cas_n),
    92.       .sdr_we_n             (sdr_we_n),
    93.       .sdr_ba               (sdr_ba),
    94.       .sdr_addr             (sdr_addr),
    95.       .sdr_dq               (sdr_dq),
    96.       .sdr_dqm              (sdr_dqm)
    97.     );
    98.  
    99. endmodule

    具体设计参考代码_15_ov7670_sdram_vga640x480，代码获取方式可以加QQ交流群咨询。

    综合下板后，开发板即可将摄像头捕获到的图像，显示到VGA屏幕上。

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    [附源码]计算机毕业设计springboot动物保护协会网站
    获取系统参数System.getProperties()与配置文件参数@Value(“${key}“)
  • 原文地址：https://blog.csdn.net/ONEFPGA/article/details/125497064