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【System Verilog and UVM基础入门4】程序和接口

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方法task和函数function

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[System Verilog特性]

方法task和函数function

首先要明白一个事情！Task任务，是消耗时间的，函数function是不消耗时间的！

这样写看着是不是很高大上呢？此外，如果我们想修改时钟周期怎么办呢？这时我们可以在task clk_gen(int period)，然后再initial的clk_gen()中我们可以传入参数clk_gen(10)。这时就不能在继续延迟#5ns了！要替换成#period （10）代表的含义就是这时仿真的周期就是50MHz。

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