FPGA ——Verilog语法示例

多模块定义

genvar i ;

generate
	for (i=0 ; i<8; i=i+1)begin
		xdc xdc_u(
			.d1 (d1 ) ,
			.d2 (d2 ) ,
			.d3 (d3 )
		);
	end
endgenerate
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条件判断

generate begin
	if(DEBUG =="ON")begin
		ila  ila_u
		(
			.clk(clk),
			.probe0
			(
				{
					A1,
					A2,
					A3,
					A4
				}
			)
		);
	end
end
endgenerate
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