• FPGA-串口接收图像写入RAM并读出在TFT显示屏上显示

    系统框图：

    需要用到的模块有：

    1，UART_RX(串口接收模块)；

    2，串口接受的数据存放到RAM模块；

    3，RAM IP核；

    4，时钟IP核 （TFT显示屏驱动时钟的产生）；

    5，TFT显示驱动模块；

    1，UART_RX(串口接收模块)

    具体构建方式及详见（其中的串口接收部分）

    FPGA-UART串口icon-default.png?t=N7T8https://blog.csdn.net/weixin_46897065/article/details/135586405?spm=1001.2014.3001.5502

    2，串口接受的数据存放到RAM模块

    串口接受的数据存放到RAM的逻辑时序图如下：

    然后编辑控制器逻辑代码：

    1. module img_rx_wr(
    2.     Clk        ,
    3.     Reset_n    ,
    4.     rx_data    ,
    5.     rx_done    ,
    6.     ram_wren   ,
    7.     ram_eraddr ,
    8.     ram_wrdata ,
    9.     led        
    10.     );
    11.     input                  Clk        ;
    12.     input                  Reset_n    ;
    13.     input        [7:0]     rx_data    ;
    14.     input                  rx_done    ;
    15.     output reg             ram_wren   ;
    16.     output reg  [15:0]     ram_eraddr ;
    17.     output      [15:0]     ram_wrdata ;
    18.     output reg             led        ;
    19.     
    20.     reg[16:0]data_cnt;    //统计串口接收数据个数计数器
    21.     always@(posedge Clk or negedge Reset_n)
    22.     if(!Reset_n)
    23.         data_cnt <= 0;
    24.     else if(rx_done)
    25.         data_cnt <= data_cnt + 1'd1;
    26.         
    28.     
    29.     reg [15:0]rx_data_temp; 
    30.     always@(posedge Clk or negedge Reset_n)
    31.     if(!Reset_n)
    32.         rx_data_temp <= 1'b0;
    33.     else if(rx_done)
    34.         rx_data_temp <= {rx_data_temp[7:0],rx_data};
    35.     
    36.     always@(posedge Clk or negedge Reset_n)
    37.     if(!Reset_n)
    38.         ram_wren <= 0;
    39.     else if(rx_done && data_cnt[0])
    40.         ram_wren <= 1'd1;
    41.     else
    42.         ram_wren <= 0;
    43.         
    44.     always@(posedge Clk or negedge Reset_n)
    45.     if(!Reset_n)        
    46.         ram_eraddr <= 0;
    47.     else if (rx_done && data_cnt[0])
    48.         ram_eraddr <= data_cnt[16:1];  // data_cnt/2
    49.     
    50.     
    51.     assign ram_wrdata = rx_data_temp;
    52.         
    53.     always@(posedge Clk or negedge Reset_n)
    54.     if(!Reset_n)
    55.         led <= 0;
    56.     else if((rx_done)&&(data_cnt == 131071))
    57.         led <= ~led ;  
    58. endmodule

    测试此逻辑代码的正确性：

    编写测试文件：

    1. `timescale 1ns / 1ps
    2. module img_rx_wr_tb;
    3.     reg              Clk        ;
    4.     reg              Reset_n    ;
    5.     reg    [7:0]     rx_data    ;
    6.     reg              rx_done    ;
    7.     wire             ram_wren   ;
    8.     wire  [15:0]     ram_eraddr ;
    9.     wire  [15:0]     ram_wrdata ;
    10.     wire             led        ;
    11.     
    12.     img_rx_wr img_rx_wr(
    13.         .Clk       (Clk       ) ,
    14.         .Reset_n   (Reset_n   ) ,
    15.         .rx_data   (rx_data   ) ,
    16.         .rx_done   (rx_done   ) ,
    17.         .ram_wren  (ram_wren  ) ,
    18.         .ram_eraddr(ram_eraddr) ,
    19.         .ram_wrdata(ram_wrdata) ,
    20.         .led       (led       ) 
    21.         );
    22.         
    23.     initial Clk =1;
    24.     always #10 Clk = ~Clk;
    25.     initial begin
    26.         Reset_n = 0;
    27.         rx_data = 0;
    28.         rx_done = 0;
    29.         #201;
    30.         Reset_n = 1;
    31.         #2000;
    32.         rx_data = 8'd255;
    33.         repeat(131072)begin
    34.             rx_done = 1;
    35.             #20;
    36.             rx_done = 0;
    37.             #200;
    38.             rx_data = rx_data - 1;
    39.         end
    40.         #2000000;
    41.         
    42.         repeat(131072)begin
    43.             rx_done = 1;
    44.             #20;
    45.             rx_done = 0;
    46.             #200;
    47.             rx_data = rx_data - 1;
    48.         end
    49.         $stop;
    50.              
    51.     end
    53.     
    54. endmodule

    仿真波形如下：

    写入第一个数据时：

    写入最后一个数据时：

    RAM写逻辑已经完成，接下来完成RAM的读逻辑。

    3，构建RAM IP核

    具体构建方式及其内部参数详见FPGA-学会使用vivado中的存储器资源RAM（IP核）icon-default.png?t=N7T8https://blog.csdn.net/weixin_46897065/article/details/136325283?spm=1001.2014.3001.5502

    4，TFT显示屏驱动时钟产生

    具体构建方式详见:

    FPGA-时钟管理单元icon-default.png?t=N7T8https://blog.csdn.net/weixin_46897065/article/details/136356331?spm=1001.2014.3001.5502

    5，TFT显示驱动模块

    具体原理详见

    FPGA- RGB_TFT显示屏原理及驱动逻辑icon-default.png?t=N7T8https://blog.csdn.net/weixin_46897065/article/details/136401589?spm=1001.2014.3001.5502      以及FPGA-VGA成像原理与时序icon-default.png?t=N7T8https://blog.csdn.net/weixin_46897065/article/details/136386813?spm=1001.2014.3001.5502

    在以上链接中介绍的TFT显示逻辑其中使用的组合逻辑，为了使得整体得到更好的时序性（RAM得出地址后数据输出是有延迟时，后面使用时为了确保数据一个都不丢，进行时序对齐）将链接中的逻辑代码重新设计，如下：

    1. `include "disp_parameter_cfg.v" 
    2. //800x480
    3. //H_Right_Borde = 0      V_Bottom_Bord   =  8
    4. //H_Front_Porch = 40     V_Front_Porch   =  2
    5. //H_Sync_Time   = 128    V_Sync_Time     =  2
    6. //H_Back_Porch  = 88     V_Back_Porch    =  25
    7. //H_Left_Border = 0      V_Top_Border    =  8
    8. //H_Data_Time   = 800    V_Data_Time     =  480
    9. //H_Total_Time  = 1056   V_Total_Time    =  525
    10.  
    11. module TFT_Ctrl(
    12.     Clk_33M   ,
    13.     Reset_n   ,
    14.     Data_in   ,
    15.     Data_req  ,
    16.     hcount    ,   //行扫描位置(显示图像行扫描地址)
    17.     vcount    ,   //场扫描位置(显示图像场扫描地址)
    18.     TFT_HS    ,   //行同步信号
    19.     TFT_VS    ,   //场同步信号
    20.     TFT_DE   ,   //有效数据输出 
    21.     TFT_CLK   ,   
    22.     TFT_DATA ,     //红绿蓝三色 分别8位量化 R[7:0]G[7:0]B[7:0]  
    23.     TFT_BL
    24.     );
    25.     input                Clk_33M;
    26.     input                Reset_n;
    27.     input   [15:0]       Data_in;
    28.     output  reg          Data_req;
    29.     output  reg [11:0]   hcount;
    30.     output  reg [11:0]   vcount;
    31.     output               TFT_HS;
    32.     output               TFT_VS;
    33.     output               TFT_DE;
    34.     output               TFT_CLK;
    35.     output  reg [15:0]   TFT_DATA;  //红绿蓝三色 分别8位量化 R[7:0]G[7:0]B[7:0]  
    36.     output               TFT_BL;
    37. //    parameter  VGA_HS_end = 11'd127  ,
    38. //                hdat_begin = 11'd216  ,
    39. //                hdat_end   = 11'd1016 ,
    40. //                hpixel_end = 11'd1055 ,
    41. //                VGA_VS_end = 11'd1    , 
    42. //                vdat_begin = 11'd35   ,
    43. //                vdat_end   = 11'd515  ,
    44. //                vline_end  = 11'd524  ;
    45.     parameter TFT_HS_end = `H_Sync_Time-1  ;
    46.     parameter hdat_begin = `H_Sync_Time + `H_Back_Porch +`H_Left_Border - 1'b1;
    47.     parameter hdat_end = `H_Total_Time - `H_Right_Border -`H_Front_Porch - 1'b1;
    48.     parameter vdat_begin = `V_Sync_Time + `V_Back_Porch +`V_Top_Border - 1'b1;
    49.     parameter vdat_end = `V_Total_Time - `V_Bottom_Border -`V_Front_Porch - 1'b1;    
    50.     parameter hpixel_end = `H_Total_Time -1 ;
    51.     parameter TFT_VS_end = `V_Sync_Time-1  ;     
    52.     parameter vline_end  = `V_Total_Time -1 ; 
    53.                 
    54.     reg [11:0] hcount_r;
    55.     reg [11:0] vcount_r;
    56.     
    57.     always@(posedge Clk_33M or negedge Reset_n)
    58.     if(!Reset_n)
    59.        hcount_r <= 11'd0; 
    60.     else if(hcount_r == hpixel_end )
    61.         hcount_r <= 11'd0;
    62.     else
    63.         hcount_r <= hcount_r + 1'd1;
    64.         
    65.     always@(posedge Clk_33M or negedge Reset_n)
    66.     if(!Reset_n)
    67.        vcount_r <= 11'd0; 
    68.     else if(hcount_r == hpixel_end) 
    69.             if(vcount_r == vline_end )
    70.                 vcount_r <= 11'd0;
    71.             else
    72.                 vcount_r <= vcount_r + 1'd1;
    73.     else
    74.         vcount_r <= vcount_r;
    75.     
    76.     always@(posedge Clk_33M)
    77.         Data_req <= ((hcount_r >= hdat_begin) && (hcount_r < hdat_end)&&
    78.                          (vcount_r >= vdat_begin) && (vcount_r < vdat_end)) ? 1'b1 : 1'b0; 
    79.     reg [3:0]TFT_DE_r; 
    80.     always@(posedge Clk_33M) begin
    81.         TFT_DE_r[0] <= Data_req;
    82.         TFT_DE_r[3:1] <= TFT_DE_r[2:0];
    83.     end
    84.     
    85.     assign  TFT_DE = TFT_DE_r[2];    
    86. //    assign  TFT_DE   =  ((hcount_r >= hdat_begin) && (hcount_r < hdat_end)&&
    87. //                         (vcount_r >= vdat_begin) && (vcount_r < vdat_end)) ? 1'b1 : 1'b0;  
    88.   
    89.     always@(posedge Clk_33M) begin
    90.         hcount <= Data_req ? (hcount_r - hdat_begin) : 10'd0;
    91.         vcount <= Data_req ? (vcount_r - vdat_begin) : vcount;
    92.     end
    93. //    assign  hcount   =   TFT_DE ? (hcount_r - hdat_begin) : 10'd0;  
    94. //    assign  vcount   =   TFT_DE ? (vcount_r - vdat_begin) : 10'd0;  
    95.   
    96.     reg [3:0]TFT_HS_r; 
    97.     always@(posedge Clk_33M) begin
    98.         TFT_HS_r[0] <= (hcount_r > TFT_HS_end)? 1'b1 :1'b0; 
    99.         TFT_HS_r[3:1] <= TFT_HS_r[2:0];
    100.     end  
    101.     assign  TFT_HS = TFT_HS_r[2];      
    102. //    assign  TFT_HS   =  (hcount_r > TFT_HS_end)? 1'b1 :1'b0;
    104.     reg [3:0]TFT_VS_r; 
    105.     always@(posedge Clk_33M) begin
    106.         TFT_VS_r[0] <= (vcount_r > TFT_VS_end)? 1'b1 :1'b0; 
    107.         TFT_VS_r[3:1] <= TFT_VS_r[2:0];
    108.     end  
    109.     assign  TFT_VS  = TFT_VS_r[2];   
    110. //    assign  TFT_VS   =  (vcount_r > TFT_VS_end)? 1'b1 :1'b0; 
    112.     always@(posedge Clk_33M) begin
    113.         TFT_DATA <=  (TFT_DE) ? Data_in : 16'h0000;    
    114.         end
    115. //    assign  TFT_DATA =  (TFT_DE) ? Data_in : 24'h000000;
    116.     assign  TFT_CLK  =  ~Clk_33M;
    117.     assign  TFT_BL = 1;
    118.     
    119. endmodule

    6，顶层模块

    将以上5个小模块设计好后，根据以下系统框图设计顶层模块。

    代码如下：

    1. `timescale 1ns / 1ps
    2. module UART_RAM_TFT(
    3.     Clk, 
    4.     Reset_n,
    5.     uart_rx,
    6.     TFT_RGB,   //TFT数据输出
    7.     TFT_HS,   // TFT行同步信号
    8.     TFT_VS,   //TFT场同步信号
    9.     TFT_DE,   //TFT数据有效信号
    10.     TFT_CLK,
    11.     TFT_BL,   //TFT背光
    12.     led
    13.     );
    14.     input  Clk; 
    15.     input  Reset_n;
    16.     input  uart_rx;
    17.     output [15:0]TFT_RGB;
    18.     output TFT_HS;
    19.     output TFT_VS;
    20.     output TFT_DE;
    21.     output TFT_CLK;
    22.     output TFT_BL;
    23.     output led;
    24.     
    25. //    assign TFT_BL = 1;
    26.     
    27.     reg     [15:0]   ram_rdaddr ;
    28.     wire    [15:0]   ram_rdata  ;
    29.     wire    [7:0]    rx_data    ;
    30.     wire             rx_done    ;
    31.     wire             ram_wren   ;
    32.     wire  [15:0]     ram_eraddr ;
    33.     wire  [15:0]     ram_wrdata ;
    34.     wire             led        ;   
    35.     wire             clk_TFT    ;
    36. //    wire             locked     ;
    37.     
    38.     MMCM MMCM
    39.         (
    40.         // Clock out ports
    41.         .clk_out1(clk_TFT),     // output clk_out1
    42.         // Status and control signals
    43.         .reset(!Reset_n), // input reset
    44.         // Clock in ports
    45.         .clk_in1(Clk));  
    46.   
    47.         
    48.     img_rx_wr img_rx_wr(
    49.         .Clk       (Clk       ) ,
    50.         .Reset_n   (Reset_n   ) ,
    51.         .rx_data   (rx_data   ) ,
    52.         .rx_done   (rx_done   ) ,
    53.         .ram_wren  (ram_wren  ) ,
    54.         .ram_eraddr(ram_eraddr) ,
    55.         .ram_wrdata(ram_wrdata) ,
    56.         .led       (led       ) 
    57.         );
    58.         
    59.     uart_byte_rx uart_byte_rx(
    60.         .Clk     (Clk    )    ,
    61.         .Reset_n (Reset_n)    ,
    62.         .uart_rx (uart_rx)    ,
    63.         .Baud_Set(2      )    ,
    64.         .Data    (rx_data)    ,
    65.         .Rx_done (rx_done)
    66.         ); 
    67.  
    68.     RAM RAM (
    69.           .clka(Clk),    // input wire clka
    70.           .ena(1),      // input wire ena
    71.           .wea(ram_wren),      // input wire [0 : 0] wea
    72.           .addra(ram_eraddr),  // input wire [15 : 0] addra
    73.           .dina(ram_wrdata),    // input wire [15 : 0] dina
    74.           .clkb(clk_TFT),    // input wire clkb
    75.           .enb(1),      // input wire enb
    76.           .addrb(ram_rdaddr),  // input wire [15 : 0] addrb
    77.           .doutb(ram_rdata )  // output wire [15 : 0] doutb
    78.         ); 
    79.  
    80.  
    81.     wire ram_data_en;
    82.     wire Data_req;
    83.     //RAM中存储的数据时256*256的像素矩阵
    84.     always@(posedge clk_TFT or negedge Reset_n)
    85.     if(!Reset_n)
    86.         ram_rdaddr <= 0;
    87.     else if(ram_data_en)
    88.         ram_rdaddr <= ram_rdaddr + 1'd1;
    89.         
    90.     wire [11:0]h_count,v_count;
    91.     wire [15:0]dis_data;
    92.     assign ram_data_en = Data_req && (h_count >= 272 && h_count < 528) && (v_count >= 112 && v_count < 368);
    93.     assign dis_data = ram_data_en ? ram_rdata: 0;
    94.     TFT_Ctrl TFT_Ctrl(
    95.         .Clk_33M (clk_TFT)  ,
    96.         .Reset_n (Reset_n)  ,
    97.         .Data_in (dis_data)  ,
    98.         .Data_req(Data_req)  ,
    99.         .hcount  (h_count)  ,   //行扫描位置(显示图像行扫描地址)
    100.         .vcount  (v_count)  ,   //场扫描位置(显示图像场扫描地址)
    101.         .TFT_HS  (TFT_HS  )  ,   //行同步信号
    102.         .TFT_VS  (TFT_VS  )  ,   //场同步信号
    103.         .TFT_DE  (TFT_DE  ) ,   //有效数据输出 
    104.         .TFT_CLK (TFT_CLK )  ,   
    105.         .TFT_DATA(TFT_RGB) ,     //红绿蓝三色 分别8位量化 R[7:0]G[7:0]B[7:0]  
    106.         .TFT_BL  (TFT_BL  )
    107.         );      
    108. endmodule

    为了仿真验证逻辑代码的准确性，我们可以在RAM中提前写入一张256*256大小的图片数据，如下图：

    然后编写测试代码，验证逻辑的正确性：

    测试代码如下：

    1. `timescale 1ns / 1ps
    2. module UART_RAM_TFT_TB();
    3.     reg   Clk; 
    4.     reg   Reset_n;
    5.     reg   uart_rx;
    6.     wire [15:0]TFT_RGB;
    7.     wire TFT_HS;
    8.     wire TFT_VS;
    9.     wire TFT_DE;
    10.     wire TFT_CLK;
    11.     wire TFT_BL;
    12.     wire led;
    13.  
    14.     UART_RAM_TFT UART_RAM_TFT(
    15.         .Clk    (Clk    ) , 
    16.         .Reset_n(Reset_n) ,
    17.         .uart_rx(uart_rx) ,
    18.         .TFT_RGB(TFT_RGB) ,   //TFT数据输出
    19.         .TFT_HS (TFT_HS ) ,   // TFT行同步信号
    20.         .TFT_VS (TFT_VS ) ,   //TFT场同步信号
    21.         .TFT_DE (TFT_DE ) ,   //TFT数据有效信号
    22.         .TFT_CLK(TFT_CLK) ,
    23.         .TFT_BL (TFT_BL ) ,   //TFT背光
    24.         .led    (led    )
    25.         );   
    26.     initial Clk = 1;
    27.     always #10 Clk = ~Clk;
    28.     
    29.     initial begin
    30.         Reset_n = 0;
    31.         #201;
    32.         Reset_n = 1;
    33.         #2000;
    34.         #20000000;
    35.         $stop;
    36.     end
    37. endmodule

    仿真波形如下：

    TFT显示屏开始接收的数据波形图：

    TFT显示屏最后接收的数据波形图：

    7，总结

    在本博客中实现了串口接收图像写入RAM并读出在TFT显示屏上显示的这样一个实验。这个实验中使用的时FPGA中片内RAM,所以只能显示一个256*256大小的图片。如果能够将存储器的容量扩大，比如DDR4存储器，那这个时候就可以用串口传输一整幅图像，就可以将完整图片显示在整个显示屏上去。再其次把串口接收到的数据改为摄像头采集到的实时的数据流，那就可以做一个摄像采集头图像，存储，实时显示的应用。再者，对采集到的图像数据。进行一定的各种滤波算法，检测算法等等，就可以实现图像处理功能。

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  • 原文地址：https://blog.csdn.net/weixin_46897065/article/details/136413405