IP：知识产权，半导体产业中：在ASIC和FPGA中定义为预先设计好的电路功能模块。
在使用的时候其他用户可以直接调用IP核心。
提高开发效率，减小设计和调试的时间，加速开发进程，降低开发成本。
HDL语言形式：软核（软IP） 可进行参数调制，复用性强，布局和布线灵活，设计周期短，设计投入少。
网表形式：固核，完成了综合的功能块
版图形式：硬核，最终阶段的产品-掩膜（Mask），缺少灵活性，可移植性差，更容易实现IP核的保护。
IP核不透明，看不到内部代码，在使用过程中不能自己修改。
IP核往往不能跨平台使用。
定制的IP核需要额外的收费。
Mega wizard 插件管理（最常用的）,第三方的IP核是以网表的形式提供。
SOPC构造器
DSP构造器
Qsys设计系统例化