「Verilog学习笔记」实现3-8译码器①

专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

分析 

① 本题要求根据38译码器的功能表实现该电路，同时要求采用基础逻辑门实现，那么就需要将功能表转换为逻辑表达式。

`timescale 1ns/1ns
 
module decoder_38(
   input             E1_n   ,
   input             E2_n   ,
   input             E3     ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output wire       Y0_n   ,  
   output wire       Y1_n   , 
   output wire       Y2_n   , 
   output wire       Y3_n   , 
   output wire       Y4_n   , 
   output wire       Y5_n   , 
   output wire       Y6_n   , 
   output wire       Y7_n   
);
    wire E ; 
    assign E = E3 & ~E1_n & ~E2_n ; 
    assign Y0_n = ~(E & ~A2 & ~A1 & ~A0) ; 
    assign  Y1_n = ~(E & ~A2 & ~A1 &  A0);
    assign  Y2_n = ~(E & ~A2 &  A1 & ~A0);
    assign  Y3_n = ~(E & ~A2 &  A1 &  A0);
    assign  Y4_n = ~(E &  A2 & ~A1 & ~A0);
    assign  Y5_n = ~(E &  A2 & ~A1 &  A0);
    assign  Y6_n = ~(E &  A2 &  A1 & ~A0);
    assign  Y7_n = ~(E &  A2 &  A1 &  A0);
    
endmodule