• FPGA project : DS18B20

    本想着一天发一个实验的，这个ds18b20，耗时两天。代码写了两次，呜呜~

    由于第二次写代码没画时序图，所以代码和时序图一些参数有些不一致，但问题不大。

    这里有几件事情值得一提：

    1：关于状态机的编写，我觉得还是三段式比较好。

    2：关于生成其他时钟信号，用来做触发边沿。我不喜欢用这种方法（提一个概念“全局时钟网络”）。所以用产生一个1us base基础计时器，产生一个1us的标志信号。之后的计数器与该计数器级联，记得把这个标志信号加上。

    我犯下的错误：

    1：在画时序图是，没有画标志信号，直接默认时钟为周期为1us，造成了混乱。所以以后要注意。

    2：&& 逻辑写成了 || 逻辑

    3：三态门输出 Z 写成了 1

    4：数据位宽定义错误，因为少思考了一个数据对应的位宽。

    4：读取温度时，少记一位。注意data_bit跳转条件，和发指令时不一样的。

     

     

    1. module ds18b20(
    2.     input   wire            sys_clk     ,
    3.     input   wire            sys_rst_n   ,
    4.  
    5.     inout   wire            dq          ,
    6.  
    7.     output  reg     [19:0]  data        ,
    8.     output  reg             sign  
    9. );
    10.  
    11.     // localparam   指令，先发低位。
    12.     localparam      WR_CMD_WORD = 16'h44CC    ,
    13.                     RD_CMD_WORD = 16'hBECC    ;
    14.     localparam      INIT        =  6'b000_001 ,
    15.                     WR_CMD      =  6'b000_010 ,
    16.                     WAIT        =  6'b000_100 ,
    17.                     INIT_AGIN   =  6'b001_000 ,
    18.                     RD_CMD      =  6'b010_000 ,
    19.                     RD_TEMP     =  6'b100_000 ;
    20.     // wire signal define
    21.     wire            end_cnt_base      ;
    22.     wire            INITtoWR_CMD      ;
    23.     wire            WR_CMDtoWAIT      ;
    24.     wire            WAITtoINIT_AGIN   ;
    25.     wire            INIT_AGINtoRD_CMD ;
    26.     wire            RD_CMDtoRD_TEMP   ;
    27.     wire            RD_TEMPtoINIT     ;
    28.     // reg  signal define
    29.     reg     [5:0]   cnt_base     ;
    30.     reg             dq_en        ;
    31.     reg             dq_out       ;
    32.     reg     [5:0]   state_c  /*synthesis preserve*/;
    33.     reg     [5:0]   state_n  /*synthesis preserve*/;
    34.     reg     [19:0]  cnt          ;
    35.     reg     [4:0]   data_bit     ;
    36.     reg             flag_respond ;
    37.     reg             data_done    ;
    38.     reg     [15:0]  data_temp    ; // 读取高速缓存器的byte0和byte1，一共16位。
    39.     
    40.     /****************************************************************************************/
    41.     // reg     [5:0]       cnt_base ;
    42.     // wire                end_cnt_base ;
    43.     always @(posedge sys_clk or negedge sys_rst_n) 
    44.         if(~sys_rst_n)
    45.             cnt_base <= 6'd0 ;
    46.         else if(end_cnt_base)
    47.             cnt_base <= 6'd0 ;
    48.         else 
    49.             cnt_base <= cnt_base + 1'b1 ;
    50.     assign  end_cnt_base = cnt_base == 49;
    51.     // reg     [5:0]       state_c ;
    52.     always @(posedge sys_clk or negedge sys_rst_n)
    53.         if(~sys_rst_n)
    54.             state_c <= INIT;
    55.         else 
    56.             state_c <= state_n ;
    57.     // reg     [5:0]       state_n ;
    58.     always @(*)
    59.         case (state_c)
    60.         INIT       :if(INITtoWR_CMD)
    61.                         state_n <= WR_CMD ;
    62.                     else 
    63.                         state_n <= INIT ;
    64.         WR_CMD     :if(WR_CMDtoWAIT)
    65.                         state_n <= WAIT ;
    66.                     else 
    67.                         state_n <= WR_CMD ;
    68.         WAIT       :if(WAITtoINIT_AGIN)
    69.                         state_n <= INIT_AGIN ;
    70.                     else 
    71.                         state_n <= WAIT ;
    72.         INIT_AGIN  :if(INIT_AGINtoRD_CMD)
    73.                         state_n <= RD_CMD ;
    74.                     else 
    75.                         state_n <= INIT_AGIN ;
    76.         RD_CMD     :if(RD_CMDtoRD_TEMP)
    77.                         state_n <= RD_TEMP ;
    78.                     else 
    79.                         state_n <= RD_CMD ;
    80.         RD_TEMP    :if(RD_TEMPtoINIT)
    81.                         state_n <= INIT ;
    82.                     else 
    83.                         state_n <= RD_TEMP ;
    84.         default    :    state_n <= INIT ;
    85.         endcase
    86.     // 状态转移条件
    87.     assign  INITtoWR_CMD        = (state_c == INIT      ) && (end_cnt_base && flag_respond == 1'b1 && cnt == 999);
    88.     assign  WR_CMDtoWAIT        = (state_c == WR_CMD    ) && (end_cnt_base ==1'b1 && cnt == 60 && data_bit == 15) ;
    89.     assign  WAITtoINIT_AGIN     = (state_c == WAIT      ) && (end_cnt_base && cnt == 749_999)  ;
    90.     assign  INIT_AGINtoRD_CMD   = (state_c == INIT_AGIN ) && (end_cnt_base && flag_respond == 1'b1 && cnt == 999);
    91.     assign  RD_CMDtoRD_TEMP     = (state_c == RD_CMD    ) && (end_cnt_base ==1'b1 && cnt == 60 && data_bit == 15)  ;
    92.     assign  RD_TEMPtoINIT       = (state_c == RD_TEMP   ) && (end_cnt_base ==1'b1 && cnt == 60 && data_done == 1'b1);
    94.     // reg     [19:0]       cnt ;
    95.     always @(posedge sys_clk or negedge sys_rst_n)
    96.         if(~sys_rst_n)
    97.             cnt <= 20'd0 ;
    98.         else case (state_c)
    99.         INIT      : if(cnt == 999 && end_cnt_base == 1'b1)
    100.                         cnt <= 20'd0 ;
    101.                     else if(end_cnt_base == 1'b1)
    102.                         cnt <= cnt + 1'b1 ;
    103.         WR_CMD    : if(cnt == 60 && end_cnt_base == 1'b1)
    104.                         cnt <= 20'd0 ;
    105.                     else if(end_cnt_base == 1'b1)
    106.                         cnt <= cnt + 1'b1 ;
    107.         WAIT      : if(cnt == 749_999 && end_cnt_base == 1'b1)
    108.                         cnt <= 20'd0 ;
    109.                     else if(end_cnt_base == 1'b1)
    110.                         cnt <= cnt + 1'b1 ;
    111.         INIT_AGIN : if(cnt == 999 && end_cnt_base == 1'b1)
    112.                         cnt <= 20'd0 ;
    113.                     else if(end_cnt_base == 1'b1)
    114.                         cnt <= cnt + 1'b1 ;
    115.         RD_CMD    : if(cnt == 60 && end_cnt_base == 1'b1)
    116.                         cnt <= 20'd0 ;
    117.                     else if(end_cnt_base == 1'b1)
    118.                         cnt <= cnt + 1'b1 ;
    119.         RD_TEMP   : if(cnt == 60 && end_cnt_base == 1'b1)
    120.                         cnt <= 20'd0 ;
    121.                     else if(end_cnt_base == 1'b1)
    122.                         cnt <= cnt + 1'b1 ;
    123.         default   :     cnt <= 20'd0 ;
    124.         endcase
    125.     // reg     [3:0]       data_bit ;
    126.     always @(posedge sys_clk or negedge sys_rst_n)
    127.         if(~sys_rst_n)
    128.             data_bit <= 5'd0 ;
    129.         else case (state_c)
    130.         INIT      : data_bit <= 5'd0 ;
    131.         WR_CMD    : if(end_cnt_base == 1'b1 && cnt == 60 && data_bit == 15)
    132.                         data_bit <= 5'd0 ;
    133.                     else if(end_cnt_base == 1'b1 && cnt == 60)
    134.                         data_bit <= data_bit + 1'b1 ;
    135.                     else 
    136.                         data_bit <= data_bit ;
    137.         WAIT      : data_bit <= 5'd0 ;
    138.         INIT_AGIN : data_bit <= 5'd0 ;
    139.         RD_CMD    : if(end_cnt_base == 1'b1 && cnt == 60 && data_bit == 15)
    140.                         data_bit <= 5'd0 ;
    141.                     else if(end_cnt_base == 1'b1 && cnt == 60)
    142.                         data_bit <= data_bit + 1'b1 ;
    143.                     else 
    144.                         data_bit <= data_bit ;
    145.         RD_TEMP   : if(end_cnt_base == 1'b1 && cnt == 10 && data_bit == 16) // 第十微秒的时候采样。
    146.                         data_bit <= 5'd0 ;
    147.                     else if(end_cnt_base == 1'b1 && cnt == 10)
    148.                         data_bit <= data_bit + 1'b1 ;
    149.                     else 
    150.                         data_bit <= data_bit ;
    151.         default   :     data_bit <= 5'd0 ;
    152.         endcase
    153.  
    154.     // reg                 flag_respond ;
    155.     always @(posedge sys_clk or negedge sys_rst_n)
    156.         if(~sys_rst_n)
    157.             flag_respond <= 1'b0 ;
    158.         else if(state_c != INIT && state_c != INIT_AGIN)
    159.             flag_respond <= 1'b0 ;
    160.         else if((state_c == INIT || state_c == INIT_AGIN) && cnt == 590 && dq == 1'b0)
    161.             flag_respond <= 1'b1 ;
    162.         else 
    163.             flag_respond <= flag_respond ;
    164.  
    165.     // reg                 data_done ;
    166.     always @(posedge sys_clk or negedge sys_rst_n)
    167.         if(~sys_rst_n)
    168.             data_done <= 1'b0 ;
    169.         else if(state_c != RD_TEMP)
    170.             data_done <= 1'b0 ;
    171.         else if(state_c == RD_TEMP && end_cnt_base == 1'b1 && data_bit == 16)
    172.             data_done <= 1'b1 ;
    173.         else 
    174.             data_done <= data_done ;
    175.     
    176.     // reg     [15:0]      data_temp ;
    177.     always @(posedge sys_clk or negedge sys_rst_n)
    178.         if(~sys_rst_n)
    179.             data_temp <= 16'd0 ;
    180.         else if(state_c == RD_TEMP && end_cnt_base == 1'b1 && cnt == 13)
    181.             data_temp <= {dq,data_temp[15:1]} ;
    182.         else 
    183.             data_temp <= data_temp ;
    184.  
    185.     // reg                 dq_en  ;
    186.     // reg                 dq_out ;
    187.     always @(posedge sys_clk or negedge sys_rst_n) begin
    188.         if(~sys_rst_n) begin
    189.             dq_en  <= 1'b0 ;
    190.             dq_out <= 1'b0 ;
    191.         end else begin
    192.             case (state_c)
    193.             INIT     :  begin
    194.                             if(cnt >= 0 && cnt <= 499) begin
    195.                                 dq_en  <= 1'b1 ;
    196.                                 dq_out <= 1'b0 ;
    197.                             end else begin
    198.                                 dq_en  <= 1'b0 ;
    199.                                 dq_out <= 1'b0 ;
    200.                             end     
    201.                         end
    202.             WR_CMD   :  begin
    203.                             if(cnt == 60) begin
    204.                                 dq_en  <= 1'b0 ;
    205.                                 dq_out <= 1'b0 ;
    206.                             end else begin
    207.                                 if(WR_CMD_WORD[data_bit] == 1'b1) begin
    208.                                     if(cnt >= 0 && cnt <= 14) begin
    209.                                         dq_en  <= 1'b1 ;
    210.                                         dq_out <= 1'b0 ;
    211.                                     end else begin
    212.                                         dq_en  <= 1'b0 ;
    213.                                         dq_out <= 1'b0 ;
    214.                                     end
    215.                                 end else begin
    216.                                     dq_en  <= 1'b1 ;
    217.                                     dq_out <= 1'b0 ;
    218.                                 end
    219.                             end     
    220.                         end
    221.             WAIT     :  begin
    222.                             dq_en  <= 1'b1 ;
    223.                             dq_out <= 1'b1 ;
    224.                         end
    225.             INIT_AGIN:  begin
    226.                             if(cnt >= 0 && cnt <= 499) begin
    227.                                 dq_en  <= 1'b1 ;
    228.                                 dq_out <= 1'b0 ;
    229.                             end else begin
    230.                                 dq_en  <= 1'b0 ;
    231.                                 dq_out <= 1'b0 ;
    232.                             end     
    233.                         end
    234.             RD_CMD   :  begin
    235.                             if(cnt == 60) begin
    236.                                 dq_en  <= 1'b0 ;
    237.                                 dq_out <= 1'b0 ;
    238.                             end else begin
    239.                                 if(RD_CMD_WORD[data_bit] == 1'b1) begin
    240.                                     if(cnt >= 0 && cnt <= 14) begin
    241.                                         dq_en  <= 1'b1 ;
    242.                                         dq_out <= 1'b0 ;
    243.                                     end else begin
    244.                                         dq_en  <= 1'b0 ;
    245.                                         dq_out <= 1'b0 ;
    246.                                     end
    247.                                 end else begin
    248.                                     dq_en  <= 1'b1 ;
    249.                                     dq_out <= 1'b0 ;
    250.                                 end
    251.                             end     
    252.                         end
    253.             RD_TEMP  :  begin
    254.                             if(cnt == 0 || cnt == 1) begin
    255.                                 dq_en  <= 1'b1 ;
    256.                                 dq_out <= 1'b0 ;
    257.                             end else begin
    258.                                 dq_en  <= 1'b0 ;
    259.                                 dq_out <= 1'b0 ;
    260.                             end
    261.                         end
    262.             default:    begin
    263.                             dq_en  <= 1'b0 ;
    264.                             dq_out <= 1'b0 ;
    265.                         end
    266.             endcase
    267.         end
    268.     end
    269.  
    270. /***********************************************************************/
    271.     // wire            dq          
    272.     assign dq = (dq_en == 1'b1) ? dq_out : 1'bz ;
    273.  
    274.     // reg     [19:0]  data        
    275.     always @(posedge sys_clk or negedge sys_rst_n)
    276.         if(~sys_rst_n)
    277.             data <= 20'd0 ;
    278.         else if(state_c == RD_TEMP && data_done == 1'b1) 
    279.                 if(data_temp[15] == 1'b0)
    280.                     data <= data_temp[10:0] * 10'd625;
    281.                 else 
    282.                     data <= (~data_temp[10:0]  + 1'b1 ) * 10'd625;
    283.         else 
    284.             data <= data ;
    285.  
    286.     // reg             sign 
    287.     always @(posedge sys_clk or negedge sys_rst_n)
    288.         if(~sys_rst_n)
    289.             sign <= 1'b0 ;
    290.         else if(state_c == RD_TEMP && data_done == 1'b1)
    291.             sign <= data_temp[15];
    292.         else 
    293.             sign <= sign ;
    294.             
    295. endmodule
    1. module top(
    2.     input       wire        sys_clk   ,
    3.     input       wire        sys_rst_n ,
    4.  
    5.     inout       wire        dq        ,
    6.  
    7.     output      wire        ds        ,
    8.     output      wire        oe        ,
    9.     output      wire        shcp      ,
    10.     output      wire        stcp    
    11. );
    12.  
    13.     wire   [19:0]  data_w   /*synthesis keep */;
    14.     wire           sign_w   ;
    15.     wire   [05:00] point_w  ;
    16.     wire           seg_en_w ;
    17.     assign         seg_en_w= 1'b1       ;
    18.     assign         point_w = 6'b010_000 ;
    19.  
    20.  
    21.  
    22. ds18b20 ds18b20_insert(
    23.     .sys_clk                ( sys_clk   ) ,
    24.     .sys_rst_n              ( sys_rst_n ) ,
    25.  
    26.     .dq                     ( dq        ) ,
    27.  
    28.     .data                   ( data_w    ) ,
    29.     .sign                   ( sign_w    )      
    30. );
    31.  
    32. seg_595_dynamic seg_595_dynamic_insert(
    33.     .sys_clk                ( sys_clk   ) ,
    34.     .sys_rst_n              ( sys_rst_n ) ,
    35.     .data                   ( data_w    ) ,
    36.     .point                  ( point_w   ) ,
    37.     .sign                   ( sign_w    ) ,
    38.     .seg_en                 ( seg_en_w  ) ,
    39.  
    40.     .ds                     ( ds        ) ,
    41.     .oe                     ( oe        ) ,
    42.     .shcp                   ( shcp      ) ,
    43.     .stcp                   ( stcp      )    
    44. );
    45.  
    46. endmodule

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