• FPGA project: uart_rs485

    1. module ctrl(
    2.     input       wire                sys_clk     ,
    3.     input       wire                sys_rst_n   ,
    4.     input       wire                key_w       ,
    5.     input       wire                key_b       ,
    6.  
    7.     output      wire        [7:0]   po_data     , // 由于w_en 与b_en 使能信号是reg型，虽然po_data是时序逻辑，但是相对于按键按下信号，仍然要延后一个时钟周期。
    8.     output      reg                 po_flag       // 所以po_data 应该用reg
    9. );
    10.     reg  w_en ;
    11.     reg  b_en ;
    12.     always @(posedge sys_clk or negedge sys_rst_n) begin
    13.         if(~sys_rst_n) begin
    14.             w_en <= 1'b0 ;
    15.         end else begin
    16.             if(key_w == 1'b1) begin
    17.                 w_en <= ~w_en ;
    18.             end else begin
    19.                 if(key_b == 1'b1) begin
    20.                     w_en <= 1'b0 ;
    21.                 end else begin
    22.                     w_en <= w_en ;
    23.                 end
    24.             end
    25.         end 
    26.     end
    27.     // b_en
    28.     always @(posedge sys_clk or negedge sys_rst_n) begin
    29.         if(~sys_rst_n) begin
    30.             b_en <= 1'b0 ;
    31.         end else begin
    32.             if(key_b == 1'b1) begin
    33.                 b_en <= ~b_en ;
    34.             end else begin
    35.                 if(key_w == 1'b1) begin
    36.                     b_en <= 1'b0 ;
    37.                 end else begin
    38.                     b_en <= b_en ;
    39.                 end
    40.             end
    41.         end 
    42.     end
    43.  
    44.     // [7:0]   po_data     ,
    45.     assign po_data = {6'd0,w_en,b_en} ;
    46.     //         po_flag   
    47.     always @(posedge sys_clk or negedge sys_rst_n) begin
    48.         if(~sys_rst_n) begin
    49.             po_flag <= 1'b0 ;
    50.         end else begin
    51.             po_flag <= key_b || key_w ;
    52.         end
    53.     end 
    54. endmodule
    1. `timescale 1ns/1ns
    2. module test_ctrl();
    3.     reg                   sys_clk     ;
    4.     reg                   sys_rst_n   ;
    5.     reg                   key_w       ;
    6.     reg                   key_b       ;
    7.  
    8.     wire        [7:0]     po_data     ;
    9.     wire                  po_flag     ;
    10.  
    11. ctrl ctrl_insert(
    12.     .sys_clk            ( sys_clk   )   ,
    13.     .sys_rst_n          ( sys_rst_n )   ,
    14.     .key_w              ( key_w     )   ,
    15.     .key_b              ( key_b     )   ,
    16.  
    17.     .po_data            ( po_data   )   ,
    18.     .po_flag            ( po_flag   )     
    19. );
    20.     parameter CYCLE = 20 ;
    21.  
    22.     initial begin
    23.         sys_clk    = 1'b1 ;
    24.         sys_rst_n <= 1'b0 ;
    25.         key_w     <= 1'b0 ;
    26.         key_b     <= 1'b0 ;
    27.         #( CYCLE * 10 )   ;
    28.         sys_rst_n <= 1'b1 ;
    29.         #( 210 )          ;
    30.         sys_rst_n <= 1'b0 ;
    31.         #( 10 )           ;
    32.         #( CYCLE * 10 )   ;
    33.         sys_rst_n <= 1'b1 ;
    34.         #( CYCLE * 100  ) ;
    36.         key_w     <= 1'b1 ;
    37.         #( CYCLE )        ;
    38.         key_w     <= 1'b0 ;
    39.         #( CYCLE * 500)   ;
    41.         key_b     <= 1'b1 ;
    42.         #( CYCLE )        ;
    43.         key_b     <= 1'b0 ;
    44.         #( CYCLE * 500)   ;
    46.         key_w     <= 1'b1 ;
    47.         #( CYCLE )        ;
    48.         key_w     <= 1'b0 ;
    49.         #( CYCLE * 500)   ;
    51.         key_b     <= 1'b1 ;
    52.         #( CYCLE )        ;
    53.         key_b     <= 1'b0 ;
    54.         #( CYCLE * 500)   ;
    55.         
    56.         key_w     <= 1'b1 ;
    57.         #( CYCLE )        ;
    58.         key_w     <= 1'b0 ;
    59.         #( CYCLE * 500)   ;
    61.         key_w     <= 1'b1 ;
    62.         #( CYCLE )        ;
    63.         key_w     <= 1'b0 ;
    64.         #( CYCLE * 500)   ;
    66.         $stop             ;
    67.     end
    69.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    72. endmodule
    1. module be_ctrl(
    2.     input       wire                sys_clk     ,
    3.     input       wire                sys_rst_n   ,
    4.     // input       wire                key_w       , // 作为被控制板模块的ctrl 一些端口信号用不到的。
    5.     // input       wire                key_b       ,
    6.     input       wire        [7:0]   pi_data     , 
    7.     input       wire                pi_flag     , 
    8.     input       wire        [3:0]   led_w       , 
    9.     input       wire        [3:0]   led_b       , 
    10.  
    11.     // output      wire        [7:0]   po_data     ,
    12.     // output      wire                po_flag     
    13.     output      reg         [3:0]   led_out       // 也可以用组合逻辑
    14. );
    15.     reg  w_en ;
    16.     reg  b_en ;
    17.     always @(posedge sys_clk or negedge sys_rst_n) begin
    18.         if(~sys_rst_n) begin
    19.             w_en <= 1'b0 ;
    20.         end else begin
    21.             if(pi_data[1]) begin
    22.                 w_en <= ~w_en ;
    23.             end else begin
    24.                 if(pi_data[0]) begin
    25.                     w_en <= 1'b0 ;
    26.                 end else begin
    27.                     w_en <= w_en ;
    28.                 end
    29.             end
    30.         end 
    31.     end
    32.     // b_en
    33.     always @(posedge sys_clk or negedge sys_rst_n) begin
    34.         if(~sys_rst_n) begin
    35.             b_en <= 1'b0 ;
    36.         end else begin
    37.             if(pi_data[0]) begin
    38.                 b_en <= ~b_en ;
    39.             end else begin
    40.                 if(pi_data[1]) begin
    41.                     b_en <= 1'b0 ;
    42.                 end else begin
    43.                     b_en <= b_en ;
    44.                 end
    45.             end
    46.         end 
    47.     end
    48.  
    49.     // [3:0]   led_out 
    50.     always @(posedge sys_clk or negedge sys_rst_n) begin
    51.         if(~sys_rst_n) begin
    52.             led_out <= 3'd0 ;
    53.         end else begin
    54.             if(w_en == 1'b1) begin
    55.                 led_out <= led_w;
    56.             end else begin
    57.                 if(b_en == 1'b1) begin
    58.                     led_out <= led_b;
    59.                 end else begin
    60.                     led_out <= led_out ;
    61.                 end
    62.             end 
    63.         end
    64.     end
    65. endmodule

    1. `timescale 1ns/1ns
    2. module test_be_ctrl();
    3.     reg                   sys_clk     ;
    4.     reg                   sys_rst_n   ;
    5.     reg         [7:0]     pi_data_w   ;
    6.     reg                   pi_flag_w   ;
    7.  
    8.     wire        [3:0]     led_out     ;
    9.  
    10.     
    11.     // 由例化的模块产生
    12.     wire        [3:0]     led_w_w       ;
    13.     wire        [3:0]     led_b_w       ;
    14.  
    15. water_led  
    16. #(
    17.     .MAX_CNT                ( 25'd25_0) // 00_000 
    18. )water_led_insert
    19. (
    20.     .sys_clk                ( sys_clk    ) ,
    21.     .sys_rst_n              ( sys_rst_n  ) ,
    23.     .led                    ( led_w_w )
    24. );
    25. breath_led 
    26. #(
    27.     .CNT_1US            ( 5          )  ,
    28.     .CNT_1K             ( 10         ) 
    29. )breath_led_insert
    30. (
    31.     .sys_clk            ( sys_clk    )  ,
    32.     .sys_rst_n          ( sys_rst_n  )  ,
    34.     .led_out_1          ( led_b_w[0] )  ,
    35.     .led_out_2          ( led_b_w[1] )  ,
    36.     .led_out_3          ( led_b_w[2] )  ,
    37.     .led_out_4          ( led_b_w[3] )   
    38. );
    40. be_ctrl be_ctrl_insert(
    41.     .sys_clk            ( sys_clk   ) ,
    42.     .sys_rst_n          ( sys_rst_n ) ,
    43.     .pi_data            ( pi_data_w ) , 
    44.     .pi_flag            ( pi_flag_w ) , 
    45.     .led_w              ( led_w_w   ) , 
    46.     .led_b              ( led_b_w   ) , 
    48.     .led_out            ( led_out   )     
    49. );
    50.     parameter CYCLE = 20 ;
    52.     initial begin
    53.         sys_clk    = 1'b1 ;
    54.         sys_rst_n <= 1'b0 ;
    55.         pi_data_w <= 8'd0 ;
    56.         pi_flag_w <= 1'b0 ;
    57.         #( CYCLE * 10 )   ;
    58.         sys_rst_n <= 1'b1 ;
    59.         #( 210 )          ;
    60.         sys_rst_n <= 1'b0 ;
    61.         #( 10 )           ;
    62.         #( CYCLE * 10 )   ;
    63.         sys_rst_n <= 1'b1 ; // 复位释放。
    64.         #( 50 * CYCLE)    ;
    65.         pi_data_w <= 8'd1 ; // 呼吸灯控制按键按下
    66.         pi_flag_w <= 1'b1 ;
    67.         #( CYCLE )        ;
    68.         pi_data_w <= 8'd0 ;
    69.         pi_flag_w <= 1'b0 ;
    70.         #( CYCLE * 500 )  ;
    71.  
    72.         pi_data_w <= 8'd1 ; // 呼吸灯控制按键按下
    73.         pi_flag_w <= 1'b1 ;
    74.         #( CYCLE )        ;
    75.         pi_data_w <= 8'd0 ;
    76.         pi_flag_w <= 1'b0 ;
    77.         #( CYCLE * 500 )  ;
    78.  
    79.         pi_data_w <= 8'd2 ; // 流水灯控制按键按下
    80.         pi_flag_w <= 1'b1 ;
    81.         #( CYCLE )        ;
    82.         pi_data_w <= 8'd0 ;
    83.         pi_flag_w <= 1'b0 ;
    84.         #( CYCLE * 500 )  ;
    85.         
    86.         pi_data_w <= 8'd1 ; // 呼吸灯控制按键按下
    87.         pi_flag_w <= 1'b1 ;
    88.         #( CYCLE )        ;
    89.         pi_data_w <= 8'd0 ;
    90.         pi_flag_w <= 1'b0 ;
    91.         #( CYCLE * 500 )  ;
    92.         $stop ;
    93.     end
    94.  
    95.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    96.  
    97.  
    98. endmodule
    99. 流水灯模块与呼吸灯模块是之前工程里的。
    1. module rs_485_tx (
    2.     input       wire            sys_clk   ,
    3.     input       wire            sys_rst_n ,
    4.     input       wire   [7:0]    pi_data   ,
    5.     input       wire            pi_flag   ,
    6.  
    7.     output      reg             tx        ,
    8.     output      reg             re         
    9. );
    10.  
    11.     // reg signal define
    12.     reg             pi_flag_r   ;
    13.     reg     [7:0]   pi_data_r   ;
    14.     reg             work_en     ;
    15.     reg     [12:00] baud_cnt    ;
    16.     reg             bit_flag    ;
    17.     reg     [ 3: 0] bit_cnt     ;
    18.     // pi_flag_r     ;
    19.     always @(posedge sys_clk or negedge sys_rst_n) begin
    20.         if(~sys_rst_n) begin
    21.             pi_flag_r <= 1'b0 ;
    22.         end else begin
    23.             if(pi_flag == 1'b1) begin
    24.                 pi_flag_r <= 1'b1 ;
    25.             end else begin
    26.                 pi_flag_r <= 1'b0 ;
    27.             end
    28.         end
    29.     end
    30.     // [7:0] pi_data_r   ;
    31.     always @(posedge sys_clk or negedge sys_rst_n) begin
    32.         if(~sys_rst_n) begin
    33.             pi_data_r <= 1'b0 ;
    34.         end else begin
    35.             if(pi_flag == 1'b1) begin
    36.                 pi_data_r <= pi_data ;
    37.             end else begin
    38.                 pi_data_r <= pi_data_r ;
    39.             end
    40.         end
    41.     end
    42.     //        work_en      ;
    43.     always @(posedge sys_clk or negedge sys_rst_n) begin
    44.         if(~sys_rst_n) begin
    45.             work_en <= 1'b0 ;
    46.         end else begin
    47.             if(baud_cnt == 13'd5027 && bit_cnt == 4'd9) begin
    48.                 work_en <= 1'b0 ;
    49.             end else begin
    50.                 if(pi_flag_r == 1'b1) begin
    51.                     work_en <= 1'b1 ;
    52.                 end else begin
    53.                     work_en <= work_en ;
    54.                 end
    55.             end
    56.         end
    57.     end
    58.     // [12:00] baud_cnt    ;
    59.     always @(posedge sys_clk or negedge sys_rst_n) begin
    60.         if(~sys_rst_n) begin
    61.             baud_cnt <= 13'd0 ;
    62.         end else begin
    63.             if(work_en == 1'b1 && baud_cnt == 13'd5027 || work_en == 1'b0) begin
    64.                 baud_cnt <= 13'd0 ;
    65.             end else begin
    66.                 if(work_en == 1'b1) begin
    67.                     baud_cnt <= baud_cnt + 1'b1 ;
    68.                 end else begin
    69.                     baud_cnt <= 13'd0 ;
    70.                 end
    71.             end
    72.         end
    73.     end
    74.     //         bit_flag    ;
    75.     always @(posedge sys_clk or negedge sys_rst_n) begin
    76.         if(~sys_rst_n) begin
    77.             bit_flag <= 1'b0 ;
    78.         end else begin
    79.             if(baud_cnt == 13'd5026) begin // 野火上是等于 1 .
    80.                 bit_flag <= 1'b1 ;
    81.             end else begin
    82.                 bit_flag <= 1'b0 ;
    83.             end
    84.         end
    85.     end
    86.     // [ 3: 0] bit_cnt     ;
    87.     always @(posedge sys_clk or negedge sys_rst_n) begin
    88.         if(~sys_rst_n) begin
    89.             bit_cnt <= 4'd0 ;
    90.         end else begin
    91.             if(bit_flag == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
    92.                 bit_cnt <= 4'd0 ;
    93.             end else begin
    94.                 if(bit_flag == 1'b1) begin
    95.                     bit_cnt <= bit_cnt + 1'b1 ;
    96.                 end else begin
    97.                     bit_cnt <= bit_cnt ;
    98.                 end
    99.             end
    100.         end
    101.     end
    103.     // output signal
    104.     // tx
    105.     always @(posedge sys_clk or negedge sys_rst_n) begin
    106.         if(~sys_rst_n) begin
    107.             tx <= 1'b1 ;
    108.         end else begin
    109.             if(work_en == 1'b1 && bit_cnt == 4'd0) begin
    110.                 tx <= 1'b0 ;
    111.             end else begin
    112.                 if(work_en == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
    113.                     tx <= 1'b1 ;
    114.                 end else begin
    115.                     tx <= pi_data_r[bit_cnt - 1'b1] ;
    116.                 end
    117.             end
    118.         end
    119.     end
    120.     // re
    121.     always @(posedge sys_clk or negedge sys_rst_n) begin
    122.         if(~sys_rst_n) begin
    123.             re <= 1'b0 ;
    124.         end else begin
    125.             re <= work_en ;
    126.         end
    127.     end
    128. endmodule
    1. `timescale 1ns/1ns
    2. module test_rs_485_tx();
    3.     reg             sys_clk   ;
    4.     reg             sys_rst_n ;
    5.     reg    [7:0]    pi_data   ;
    6.     reg             pi_flag   ;
    7.  
    8.     wire            tx        ;
    9.     wire            re        ;
    10.  
    11.  
    12. rs_485_tx rs_485_tx_insert(
    13.     .sys_clk        ( sys_clk   ) ,
    14.     .sys_rst_n      ( sys_rst_n ) ,
    15.     .pi_data        ( pi_data   ) ,
    16.     .pi_flag        ( pi_flag   ) ,
    17.  
    18.     .tx             ( tx        ) ,
    19.     .re             ( re        )  
    20. );
    21.     parameter CYCLE = 20 ;
    22.  
    23.     initial begin
    24.         sys_clk    = 1'b1 ;
    25.         sys_rst_n <= 1'b0 ;
    26.         pi_data <= 8'd0 ;
    27.         pi_flag <= 1'b0 ;
    28.         #( CYCLE * 10 )   ;
    29.         sys_rst_n <= 1'b1 ;
    30.         #( 210 )          ;
    31.         sys_rst_n <= 1'b0 ;
    32.         #( 10 )           ;
    33.         #( CYCLE * 10 )   ;
    34.         sys_rst_n <= 1'b1 ; // 复位释放。
    35.         #( 50 * CYCLE)    ;
    36.         pi_data <= 8'd1 ; // 呼吸灯控制按键按下
    37.         pi_flag <= 1'b1 ;
    38.         #( CYCLE )        ;
    39.         pi_data <= 8'd0 ;
    40.         pi_flag <= 1'b0 ;
    41.         #( CYCLE * 96100 )  ;
    43.         pi_data <= 8'd1 ; // 呼吸灯控制按键按下
    44.         pi_flag <= 1'b1 ;
    45.         #( CYCLE )        ;
    46.         pi_data <= 8'd0 ;
    47.         pi_flag <= 1'b0 ;
    48.         #( CYCLE * 96100 )  ;
    50.         pi_data <= 8'd2 ; // 流水灯控制按键按下
    51.         pi_flag <= 1'b1 ;
    52.         #( CYCLE )        ;
    53.         pi_data <= 8'd0 ;
    54.         pi_flag <= 1'b0 ;
    55.         #( CYCLE * 96100 )  ;
    56.         
    57.         pi_data <= 8'd1 ; // 呼吸灯控制按键按下
    58.         pi_flag <= 1'b1 ;
    59.         #( CYCLE )        ;
    60.         pi_data <= 8'd0 ;
    61.         pi_flag <= 1'b0 ;
    62.          #( CYCLE * 96100 )  ;
    63.         $stop ;
    64.     end
    66.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    69. endmodule

     

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  • 原文地址：https://blog.csdn.net/Meng_long2022/article/details/132889357