• 数电课程设计

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    课设一：加减计数器

    一、实验内容

    1、利用QuartusII和Modelsim实现100进制可逆计数器编码显示实验。

    二、实验步骤

    （1）安装软件

        事先安装好QuartusII和Modelsim两个软件。

    （2）创建工程

    （3）编写代码

    编写的.v顶层文件：

    1. module counter_1(
    3.     input clk,
    5.     input rst,
    7.     input flag,
    9.     output out_c
    13. );
    14.  
    15.  
    16.  
    17. reg [9:0] count;
    18.  
    19.  
    20.  
    21. always@(posedge clk or negedge rst)begin
    23. if(!rst)begin
    25.        count <= 0;                 //复位
    26.  
    27. end
    29. else if(flag==1)begin
    31.       if(count<99)
    33.        count <= count + 1;     //flag为1，是加法计数器
    34.  
    35.       else
    36.  
    37.        count <= 0;              //计到99复位
    38.  
    39. end
    43. else begin
    45.       if(count==0)
    47.        count <= 99;             //计到0复位
    48.  
    49.       else
    50.  
    51.        count <= count - 1;     //flag为0，是减法计数器
    52.  
    53. end
    54.  
    55.  
    56.  
    57. end
    58.  
    59.  
    60.  
    61.  
    62.  
    63.  
    64.  
    65. endmodule
    66.  
    67. 编写的textbench文件：
    68.  
    69. `timescale 1 ns/ 1 ps
    71. module counter_tb();
    72.  
    73. // constants                                          
    74.  
    75. // general purpose registers
    76.  
    77. // test vector input registers
    78.  
    79. reg clk;
    80.  
    81. reg flag;
    82.  
    83. reg rst;
    84.  
    85. // wires                                              
    86.  
    87. wire out_c;
    88.  
    89.  
    90.  
    91. // assign statements (if any)                         
    92.  
    93. counter_1 i1 (
    95. // port map - connection between master ports and signals/registers  
    97.     .clk(clk),
    99.     .flag(flag),
    101.     .out_c(out_c),
    103.     .rst(rst)
    105. );
    106.  
    107. initial                                               
    108.  
    109. begin                                                 
    110.  
    111. // code that executes only once                       
    112.  
    113. // insert code here --> begin                          
    114.  
    115.     clk = 0;
    116.  
    117.     rst = 0;
    118.  
    119.     #100 rst = 1;
    120.  
    121.     flag = 1;
    122.  
    123.     #1000 flag =0;        //初始化
    124.  
    125.    
    126.  
    127. // --> end                                                                 
    128.  
    129. end                                                   
    130.  
    131.  
    132.  
    133. always #5000 flag = ~flag;       //每5000ns之后flag翻转
    134.  
    135. always #10 clk = ~clk;           //时钟周期20ns                                   
    136.  
    137. endmodule

    三、实验结果

    课设二：交通信号灯

    一、实验内容

    （1）十字路口有 x、y 方向两组交通信号灯，每组有红、黄、绿灯各一个；

    （2）设计一个交通灯控制电路，模拟十字路口交通灯工作情况，红灯亮 35s，黄灯亮 5s，绿 灯亮 30s；

    （3）设系统时钟频率为 50MHz，要求用数码管显示计时结果；

    （4）掌握 Verilog HDL 的状态机编程，红、黄、绿灯点亮转换用如下的状态转换图实现。

    二、实验步骤

    （1）编写代码

    编写的.v顶层文件：

      1.  
      2. 1.	module traffic(  
      3. 2.	    input clk,  
      4. 3.	    input rst,  
      5. 4.	      
      6. 5.	    output reg LEDR_Y,  
      7. 6.	    output reg LEDY_Y,  
      8. 7.	    output reg LEDG_Y,  
      9. 8.	    output reg LEDR_X,  
      10. 9.	    output reg LEDY_X,  
      11. 10.	    output reg LEDG_X  
      12. 11.	      
      13. 12.	);  
      14. 13.	parameter N = 25000000;  
      15. 14.	parameter S1 = 0;  
      16. 15.	parameter S2 = 1;  
      17. 16.	parameter S3 = 2;  
      18. 17.	parameter S4 = 3;  
      19. 18.	reg [25:0] count;  
      20. 19.	reg CLK_1Hz;  
      21. 20.	reg [2:0] cnt5;  
      22. 21.	reg [4:0] cnt30;  
      23. 22.	reg [1:0]state;//状态  
      24. 23.	  
      25. 24.	//生成1Hz时钟  
      26. 25.	always@(posedge clk or negedge rst)begin  
      27. 26.	if(!rst)begin  
      28. 27.	    count <= 0;  
      29. 28.	    CLK_1Hz <= 0;  
      30. 29.	end  
      31. 30.	else if(count-1)begin  
      32. 31.	    count <= count +1;  
      33. 32.	    CLK_1Hz <= CLK_1Hz;  
      34. 33.	end  
      35. 34.	else begin  
      36. 35.	    count <= 0;  
      37. 36.	    CLK_1Hz <= ~CLK_1Hz;  
      38. 37.	end  
      39. 38.	end  
      40. 39.	  
      41. 40.	//生成5进制计数器  
      42. 41.	always@(posedge CLK_1Hz or negedge rst)begin  
      43. 42.	if(!rst)begin  
      44. 43.	    cnt5 <= 0;  
      45. 44.	end  
      46. 45.	else if(cnt5<4)begin  
      47. 46.	    cnt5 <= cnt5 + 1;  
      48. 47.	end  
      49. 48.	else  
      50. 49.	    cnt5 <= 0;  
      51. 50.	end  
      52. 51.	  
      53. 52.	//生成30进制计数器  
      54. 53.	always@(posedge CLK_1Hz or negedge rst)begin  
      55. 54.	if(!rst)begin  
      56. 55.	    cnt30 <= 0;  
      57. 56.	end  
      58. 57.	else if(cnt30 < 29)begin  
      59. 58.	    cnt30 <= cnt30 + 1;  
      60. 59.	end  
      61. 60.	else  
      62. 61.	    cnt30 <= 0;  
      63. 62.	end  
      64. 63.	  
      65. 64.	//状态迁移  
      66. 65.	always@(posedge clk or negedge rst)begin  
      67. 66.	if(!rst)begin  
      68. 67.	    state <= 0;  
      69. 68.	end  
      70. 69.	else begin  
      71. 70.	    case(state)  
      72. 71.	      
      73. 72.	    S1:  
      74. 73.	        if(cnt30==29) state <= S3;  
      75. 74.	        else state <= S1;  
      76. 75.	    S2:  
      77. 76.	        if(cnt30==29) state <= S4;  
      78. 77.	        else state <= S2;  
      79. 78.	    S3:  
      80. 79.	        if(cnt5==4)   state <= S2;  
      81. 80.	        else state <= S3;  
      82. 81.	    S4:  
      83. 82.	        if(cnt5==4)   state <= S1;  
      84. 83.	        else state <= S4;  
      85. 84.	    default: state <= S1;  
      86. 85.	    endcase  
      87. 86.	end  
      88. 87.	end  
      89. 88.	  
      90. 89.	//状态  
      91. 90.	always@(posedge clk or negedge rst)begin  
      92. 91.	if(!rst)begin  //刚开始全灭  
      93. 92.	        LEDR_Y <= 0;  
      94. 93.	        LEDY_Y <= 0;   
      95. 94.	        LEDG_Y <= 0;  
      96. 95.	        LEDR_X <= 0;  
      97. 96.	        LEDY_X <= 0;  
      98. 97.	        LEDG_X <= 0;  
      99. 98.	end  
      100. 99.	else begin  
      101. 100.	    case(state)  
      102. 101.	    S1: begin   //Y方向绿灯亮，X方向红灯亮  
      103. 102.	        LEDR_Y <= 0;  
      104. 103.	        LEDY_Y <= 0;   
      105. 104.	        LEDG_Y <= 1;  
      106. 105.	        LEDR_X <= 1;  
      107. 106.	        LEDY_X <= 0;  
      108. 107.	        LEDG_X <= 0;  
      109. 108.	    end   
      110. 109.	    S2: begin   //X方向绿灯亮，Y方向红灯亮  
      111. 110.	        LEDR_Y <= 1;  
      112. 111.	        LEDY_Y <= 0;   
      113. 112.	        LEDG_Y <= 0;  
      114. 113.	        LEDR_X <= 0;  
      115. 114.	        LEDY_X <= 0;  
      116. 115.	        LEDG_X <= 1;  
      117. 116.	    end  
      118. 117.	    S3: begin   //X方向红灯亮，Y方向黄灯亮  
      119. 118.	        LEDR_Y <= 0;  
      120. 119.	        LEDY_Y <= 1;   
      121. 120.	        LEDG_Y <= 0;  
      122. 121.	        LEDR_X <= 1;  
      123. 122.	        LEDY_X <= 0;  
      124. 123.	        LEDG_X <= 0;  
      125. 124.	    end  
      126. 125.	    S4: begin   //X方向黄灯亮，Y方向红灯亮  
      127. 126.	        LEDR_Y <= 1;  
      128. 127.	        LEDY_Y <= 0;   
      129. 128.	        LEDG_Y <= 0;  
      130. 129.	        LEDR_X <= 0;  
      131. 130.	        LEDY_X <= 1;  
      132. 131.	        LEDG_X <= 0;  
      133. 132.	    end  
      134. 133.	    default: begin   //全灭  
      135. 134.	        LEDR_Y <= 0;  
      136. 135.	        LEDY_Y <= 0;   
      137. 136.	        LEDG_Y <= 0;  
      138. 137.	        LEDR_X <= 0;  
      139. 138.	        LEDY_X <= 0;  
      140. 139.	        LEDG_X <= 0;  
      141. 140.	    end  
      142. 141.	    endcase  
      143. 142.	end  
      144. 143.	  
      145. 144.	end  
      146. 145.	  
      147. 146.	endmodule 
      148.  
      149.  
      150. 编写的textbench文件：
      151. 1.	`timescale 1 ns/ 1 ps  
      152. 2.	module traffic_tb();  
      153. 3.	// constants                                             
      154. 4.	// general purpose registers  
      155. 5.	  
      156. 6.	reg clk;  
      157. 7.	reg rst;  
      158. 8.	// wires                                                 
      159. 9.	wire LEDG_X;  
      160. 10.	wire LEDG_Y;  
      161. 11.	wire LEDR_X;  
      162. 12.	wire LEDR_Y;  
      163. 13.	wire LEDY_X;  
      164. 14.	wire LEDY_Y;  
      165. 15.	  
      166. 16.	// assign statements (if any)                            
      167. 17.	traffic i1 (  
      168. 18.	// port map - connection between master ports and signals/registers     
      169. 19.	    .LEDG_X(LEDG_X),  
      170. 20.	    .LEDG_Y(LEDG_Y),  
      171. 21.	    .LEDR_X(LEDR_X),  
      172. 22.	    .LEDR_Y(LEDR_Y),  
      173. 23.	    .LEDY_X(LEDY_X),  
      174. 24.	    .LEDY_Y(LEDY_Y),  
      175. 25.	    .clk(clk),  
      176. 26.	    .rst(rst)  
      177. 27.	);  
      178. 28.	initial                                                  
      179. 29.	begin                                                    
      180. 30.	     clk = 0;  
      181. 31.	      rst = 0;  
      182. 32.	      #100 rst = 1;  
      183. 33.	                       
      184. 34.	end    
      185. 35.	                                                    
      186. 36.	always   #10 clk <= ~clk;                                                
      187. 37.	                                              
      188. 38.	endmodule

    编写的textbench文件：

    1. `timescale 1 ns/ 1 ps  
    2. module traffic_tb();  
    3. // constants                                             
    4. // general purpose registers  
    5.   
    6. reg clk;  
    7. reg rst;  
    8. // wires                                                 
    9. wire LEDG_X;  
    10. wire LEDG_Y;  
    11. wire LEDR_X;  
    12. wire LEDR_Y;  
    13. wire LEDY_X;  
    14. wire LEDY_Y;  
    15.   
    16. // assign statements (if any)                            
    17. traffic i1 (  
    18. // port map - connection between master ports and signals/registers     
    19.     .LEDG_X(LEDG_X),  
    20.     .LEDG_Y(LEDG_Y),  
    21.     .LEDR_X(LEDR_X),  
    22.     .LEDR_Y(LEDR_Y),  
    23.     .LEDY_X(LEDY_X),  
    24.     .LEDY_Y(LEDY_Y),  
    25.     .clk(clk),  
    26.     .rst(rst)  
    27. );  
    28. initial                                                  
    29. begin                                                    
    30.      clk = 0;  
    31.       rst = 0;  
    32.       #100 rst = 1;  
    33.                        
    34. end    
    35.                                                     
    36. always   #10 clk <= ~clk;                                                
    37.                                               
    38. endmodule  

    三、实验结果

    S1到S3的转换：

    S3到S2的转换：

    S2到S4的转换：

    S4到S1的转换：

    课设三：波形发生器

    一、实验内容

    1、仿真实验：正弦信号发生器，学习IP核的使用；

    2、拓展要求：三角波信号发生器，熟悉仿真、状态机的使用。

    • 实验步骤

        跳过创建工程的过程。

    （1）编写正弦波仿真实验代码

    首先我们生成正弦波是提前把正弦波的数据保存在ROM文件(.mif)文件中，然后通过调用ROM的IP核，最后通过读取ROM的数据输出正弦波数据。

    创建单端ROM的IP核。

    设置ROM的位宽和长度。这里是8位64个信号

    添加.mif文件

    编写的.v顶层文件：

    1. module waveform(
    2. 	input clk,
    3. 	input rst,
    4. 	output [7:0]data_out,
    5. 	output reg [6:0]data_tri
    6. );
    7. parameter S1 = 0;
    8. parameter S2 = 1;
    9. reg [5:0]addr;
    10. reg [1:0]state;
    11. reg [1:0]next_state;
    12. always@(posedge clk or negedge rst)begin
    13. if(!rst)
    14. addr <= 0;
    15. else
    16. addr <= addr + 1;
    17. end
    19. sinROM U1(
    20. 	.address(addr),
    21. 	.clock(clk),
    22. 	.q(data_out));
    23.  
    24.  
    25.  
    26.  
    27.  
    28.  
    29. endmodule

    （2）编写三角波发生器仿真实验代码

    编写的状态机源码：

    1. //状态迁移  
    2. always@(posedge clk or negedge rst)begin  
    3. if(!rst)  
    4.     state <= S1;  
    5. else  
    6.     state <= next_state;  
    7. end  
    8.   
    9. //状态事件  
    10. always@(posedge clk or negedge rst)begin  
    11. if(!rst)  
    12.     next_state <= 0;  
    13. else begin  
    14.     case(state)  
    15.     S1: begin  
    16.         if(data_tri >= 98)  
    17.         next_state <= S2;  
    18.         else  
    19.         next_state <= state;  
    20.     end  
    21.     S2: begin  
    22.         if(data_tri <= 2)  
    23.         next_state <= S1;  
    24.         else  
    25.         next_state <= state;  
    26.     end  
    27.     default: next_state <= S1;  
    28.   
    29.     endcase  
    30. end  
    31. end  
    32.   
    33. always@(posedge clk or negedge rst)begin  
    34. if(!rst)begin  
    35.     data_tri <= 0;  
    36. end  
    37. else begin  
    38.     case(state)   
    39.     S1 : data_tri <= data_tri + 1;  
    40.     S2 : data_tri <= data_tri - 1;  
    41.     default: data_tri <= 0;  
    42.     endcase  
    43. end  
    44. end

    编写的测试文件：

    1. `timescale 1 ns/ 1 ps  
    2. module waveform_tb();  
    3. // constants                                             
    4. // general purpose registers  
    5. // test vector input registers  
    6. reg clk;  
    7. reg rst;  
    8. // wires                                                 
    9. wire [7:0]  data_out;  
    10. wire [6:0]  data_tri;  
    11.   
    12. // assign statements (if any)                            
    13. waveform i1 (  
    14. // port map - connection between master ports and signals/registers     
    15.     .clk(clk),  
    16.     .data_out(data_out),  
    17.     .data_tri(data_tri),  
    18.     .rst(rst)  
    19. );  
    20. initial                                                  
    21. begin                                                    
    22.         clk = 0;  
    23.         rst = 0;  
    24.         #100 rst = 1;  
    25. end                                                      
    26. always   #10 clk <= ~clk;                                                
    27. // optional sensitivity list                             
    28. // @(event1 or event2 or .... eventn)                    
    29.                                                  
    30. endmodule

    三、实验结果

    正弦波波形：

    三角波波形：

    注意事项：在正弦波形的仿真过程中遇到过读取ROM的数一直为零的情况，后来查询发现是因为.mif文件与工程不在同一目录。

    本文大部分内容都属于原创，如需转载，请附上本文网站，
    如果需要相关的仿真图、程序代码等资料可以直接私信我，我会及时回复。

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