• 【牛客网刷题】VL11-VL24 组合逻辑 & 时序逻辑

    目录

    VL11 4位数值比较器电路

    VL12 4bit超前进位加法器电路

    VL13 优先编码器电路① 

    VL14 用优先编码器①实现键盘编码电路

    VL15 优先编码器Ⅰ

    VL16 使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器

    VL17 用3-8译码器实现全减器 

    VL18 实现3-8译码器

    VL19 使用3-8译码器①实现逻辑函数

    VL20 数据选择器实现逻辑电路

    VL21 根据状态转移表实现时序电路

    VL22 根据状态转移图实现时序电路

    VL23 ROM的简单实现

    VL24 边沿检测

    VL11 4位数值比较器电路

    题目描述

    某4位数值比较器的功能表如下。

    请用Verilog语言采用门级描述方式，实现此4位数值比较器

    input

    output

    A[3]B[3]

    A[2]B[2]

    A[1]B[1]

    A[0]B[0]

    Y2(A>B)

    Y1(A=B)

    Y0(A

    A[3]>B[3]

    x

    x

    x

    1

    0

    0

    A[3]

    x

    x

    x

    0

    0

    1

    A[3]=B[3]

    A[2]>B[2]

    x

    x

    1

    0

    0

    A[3]=B[3]

    A[2]

    x

    x

    0

    0

    1

    A[3]=B[3]

    A[2]=B[2]

    A[1]>B[1]

    x

    1

    0

    0

    A[3]=B[3]

    A[2]=B[2]

    A[1]

    x

    0

    0

    1

    A[3]=B[3]

    A[2]=B[2]

    A[1]=B[1]

    A[0]>B[0]

    1

    0

    0

    A[3]=B[3]

    A[2]=B[2]

    A[1]=B[1]

    A[0]

    0

    0

    1

    A[3]=B[3]

    A[2]=B[2]

    A[1]=B[1]

    A[0]=B[0]

    0

    1

    0

    RTL 设计

    1. `timescale 1ns/1ns
    2.  
    3. module comparator_4(
    4. 	input		[3:0]       A   	,
    5. 	input	    [3:0]		B   	,
    6.  
    7.  	output	 wire		    Y2    , //A>B
    8. 	output   wire           Y1    , //A=B
    9.     output   wire           Y0      //A<B
    10. );
    11.  
    12. assign Y2 = (A[3] > B[3]) | ((A[3] == B[3]) & (A[2] > B[2])) | ((A[3] == B[3]) & (A[2] == B[2]) & (A[1] > B[1])) | ((A[3] == B[3]) & (A[2] == B[2]) & (A[1] == B[1]) & (A[0] > B[0]));
    13. assign Y1 = (A[3] == B[3]) & (A[2] == B[2]) & (A[1] == B[1]) & (A[0] == B[0]);
    14. assign Y0 = (~Y1) & (~Y2);
    15.  
    16. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_comparator_4();
    4.  
    5. reg  [3:0]    A;
    6. reg  [3:0]    B;
    7. wire          Y2;
    8. wire          Y1;
    9. wire          Y0;
    10.  
    11. initial begin
    12. 	A <= 4'd12;
    13. 	B <= 4'd10;
    14. 	#200
    15. 	$finish;
    16. end
    17.  
    18. always #10 A <= {$random} % 5'd16;
    19. always #10 B <= {$random} % 5'd16;
    20.  
    21. comparator_4 inst_comparator_4 (
    22. 	.A(A), 
    23. 	.B(B), 
    24. 	.Y2(Y2), 
    25. 	.Y1(Y1), 
    26. 	.Y0(Y0)
    27. );
    28.  
    29. //verdi
    30. initial begin
    31. 	$fsdbDumpfile("tb_comparator_4.fsdb");
    32. 	$fsdbDumpvars(0);
    33. end
    34.  
    35. endmodule

    仿真测试

    VL12 4bit超前进位加法器电路

    题目描述

    4bit超前进位加法器的逻辑表达式如下：

    请用Verilog语言采用门级描述方式，实现此4bit超前进位加法器，接口电路如下：

    输入描述

    A_in [3:0]

    B_in [3:0]

    C_1

    类型：wire

    输出描述

    S [3:0]

    CO

    类型：wire

    RTL 设计

    1. `timescale 1ns/1ns
    2.  
    3. module lca_4(
    4. 	input		 [3:0]      A_in  ,
    5. 	input	     [3:0]		B_in  ,
    6.     input                   C_1   ,
    7.  
    8.  	output	wire			CO    ,
    9. 	output  wire [3:0]	    S
    10. );
    11.  
    12. wire  [3:0]    G;
    13. wire  [3:0]    P;
    14. wire  [3:0]    C;
    15.  
    16. //第0位
    17. assign G[0] = A_in[0] & B_in[0];
    18. assign P[0] = A_in[0] ^ B_in[0];
    19. assign C[0] = G[0] | (P[0] & C_1);
    20. assign S[0] = P[0] ^ C_1;
    21.  
    22. //第1位
    23. assign G[1] = A_in[1] & B_in[1];
    24. assign P[1] = A_in[1] ^ B_in[1];
    25. assign C[1] = G[1] | (P[1] & C[0]);
    26. assign S[1] = P[1] ^ C[0];
    27.  
    28. //第2位
    29. assign G[2] = A_in[2] & B_in[2];
    30. assign P[2] = A_in[2] ^ B_in[2];
    31. assign C[2] = G[2] | (P[2] & C[1]);
    32. assign S[2] = P[2] ^ C[1];
    33.  
    34. //第3位
    35. assign G[3] = A_in[3] & B_in[3];
    36. assign P[3] = A_in[3] ^ B_in[3];
    37. assign C[3] = G[3] | (P[3] & C[2]);
    38. assign S[3] = P[3] ^ C[2];
    39.  
    40. assign CO = C[3];
    41.     
    42. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_lca_4();
    4.  
    5. reg  [3:0]   A_in;
    6. reg  [3:0]   B_in;
    7. reg          C_1;
    8. wire         CO;
    9. wire         S;
    10.  
    11. initial begin
    12. 	A_in <= 4'd12;
    13. 	B_in <= 4'd10;
    14. 	C_1  <= 1'd1;
    15. 	#200
    16. 	$finish;
    17. end
    19. always #10 A_in <= {$random} % 5'd16;
    20. always #10 B_in <= {$random} % 5'd16;
    21. always #10 C_1  <= {$random} % 2'd2;
    22.  
    23. lca_4 inst_lca_4 (
    24. 	.A_in(A_in), 
    25. 	.B_in(B_in), 
    26. 	.C_1(C_1), 
    27. 	.CO(CO), 
    28. 	.S(S)
    29. );
    30.  
    31. //verdi
    32. initial begin
    33. 	$fsdbDumpfile("tb_lca_4.fsdb");
    34. 	$fsdbDumpvars(0);
    35. end
    36.  
    37. endmodule

    仿真测试

    VL13 优先编码器电路① 

    题目描述

    下表是某优先编码器的真值表。

    ①请用Verilog实现此优先编码器

    RTL 设计

    1. `timescale 1ns/1ns
    2.  
    3. module encoder_0(
    4.    input      [8:0]      I_n,
    5.    output reg [3:0]      Y_n   
    6. );
    7.  
    8. always @(*) begin
    9. 	casez(I_n)
    10. 		9'b111111111: begin
    11. 			Y_n <= 4'b1111;
    12. 		end
    13. 		9'b0????????: begin
    14. 			Y_n <= 4'b0110;
    15. 		end
    16. 		9'b10???????: begin
    17. 			Y_n <= 4'b0111;
    18. 		end
    19. 		9'b110??????: begin
    20. 			Y_n <= 4'b1000;
    21. 		end
    22. 		9'b1110?????: begin
    23. 			Y_n <= 4'b1001;
    24. 		end
    25. 		9'b11110????: begin
    26. 			Y_n <= 4'b1010;
    27. 		end
    28. 		9'b111110???: begin
    29. 			Y_n <= 4'b1011;
    30. 		end
    31. 		9'b1111110??: begin
    32. 			Y_n <= 4'b1100;
    33. 		end
    34. 		9'b11111110?: begin
    35. 			Y_n <= 4'b1101;
    36. 		end
    37. 		9'b111111110: begin
    38. 			Y_n <= 4'b1110;
    39. 		end
    40. 		default: begin
    41. 			Y_n <= 4'bz;
    42. 		end
    43. 	endcase
    44. end
    46. endmodule

    testbench设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_encoder_0();
    4.  
    5. reg  [8:0]   I_n;
    6. wire [3:0]   Y_n;
    7.  
    8. initial begin
    9. 	I_n <= 9'd0;
    10. 	#200
    11. 	$finsih;
    12. end
    14. always #10 I_n <= {$random} % 10'd512;
    15.  
    16. encoder_0 inst_encoder_0 (
    17. 	.I_n(I_n), 
    18. 	.Y_n(Y_n)
    19. );
    20.  
    21. //verdi
    22. initial begin
    23. 	$fsdbDumpfile("tb_encoder_0.fsdb");
    24. 	$fsdbDumpvars(0);
    25. end
    26.  
    27. endmodule

    仿真测试

    VL14 用优先编码器①实现键盘编码电路

    题目描述

    请使用优先编码器①实现键盘编码电路，可添加并例化题目中已给出的优先编码器代码。

    10个按键分别对应十进制数0-9，按键9的优先级别最高；按键悬空时，按键输出高电平，按键按下时，按键输出低电平；键盘编码电路的输出是8421BCD码。

    要求：键盘编码电路要有工作状态标志，以区分没有按键按下和按键0按下两种情况。

    优先编码器真值表如下图：

    优先编码器代码如下：

    1. module encoder_0( 
    2.     input      [8:0]  I_n , 
    3.     output reg [3:0]  Y_n 
    4. ); 
    5. always @(*) begin 
    6.     casex(I_n) 
    7.         9'b111111111 : Y_n = 4'b1111; 
    8.         9'b0xxxxxxxx : Y_n = 4'b0110; 
    9.         9'b10xxxxxxx : Y_n =     4'b0111; 
    10.         9'b110xxxxxx : Y_n = 4'b1000; 
    11.         9'b1110xxxxx : Y_n = 4'b1001; 
    12.         9'b11110xxxx : Y_n = 4'b1010; 
    13.         9'b111110xxx : Y_n = 4'b1011; 
    14.         9'b1111110xx : Y_n = 4'b1100; 
    15.         9'b11111110x : Y_n = 4'b1101; 
    16.         9'b111111110 : Y_n = 4'b1110; 
    17.         default : Y_n = 4'b1111; 
    18.     endcase 
    19. end
    21. endmodule

    RTL设计

    1. `timescale 1ns/1ns
    2.  
    3. module encoder_0(
    4.    input      [8:0]     I_n, 
    5.    output reg [3:0]     Y_n   
    6. );
    7.  
    8. always @(*)begin
    9.    casex(I_n)
    10.       9'b111111111 : Y_n = 4'b1111;
    11.       9'b0xxxxxxxx : Y_n = 4'b0110;
    12.       9'b10xxxxxxx : Y_n = 4'b0111;
    13.       9'b110xxxxxx : Y_n = 4'b1000;
    14.       9'b1110xxxxx : Y_n = 4'b1001;
    15.       9'b11110xxxx : Y_n = 4'b1010;
    16.       9'b111110xxx : Y_n = 4'b1011;
    17.       9'b1111110xx : Y_n = 4'b1100;
    18.       9'b11111110x : Y_n = 4'b1101;
    19.       9'b111111110 : Y_n = 4'b1110;
    20.       default      : Y_n = 4'b1111;
    21.    endcase    
    22. end 
    23.      
    24. endmodule
    26. module key_encoder(
    27.       input       [9:0]     S_n,         
    28.       output wire [3:0]     L,
    29.       output wire           GS
    30. );
    32. wire [3:0]   L_reg;
    34. encoder_0 inst_encoder_0 (
    35.    .I_n(S_n[9:1]), 
    36.    .Y_n(L_reg)
    37. );
    39. assign L = ~L_reg;
    40. assign GS = ~(&S_n);
    42. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_encoder_0();
    4.  
    5. reg  [9:0]     S_n;
    6. wire [3:0]     L;
    7. wire           GS;
    8.  
    9. initial begin
    10. 	S_n <= 10'b0000_0000_00;
    11. 	#20
    12. 	S_n <= 10'b1111_1111_11;
    13. 	#20
    14. 	S_n <= 10'b1111_1111_10;
    15. 	#20
    16. 	S_n <= 10'b1111_1111_01;
    17. 	#20
    18. 	S_n <= 10'b1111_1110_11;
    19. 	#20
    20. 	S_n <= 10'b1111_1101_11;
    21. 	#20
    22. 	S_n <= 10'b1111_1011_11;
    23. 	#20
    24. 	S_n <= 10'b1111_0111_11;
    25. 	#20
    26. 	S_n <= 10'b1110_1111_11;
    27. 	#20
    28. 	S_n <= 10'b1101_1111_11;
    29. 	#20
    30. 	S_n <= 10'b1011_1111_11;
    31. 	#20
    32. 	S_n <= 10'b0111_1111_11;
    33. 	#20
    34. 	S_n <= 10'b0111_1111_11;
    35. 	#50
    36. 	$finish;
    37. end
    39. key_encoder inst_key_encoder(
    40. 	.S_n (S_n),
    41. 	.L   (L),
    42. 	.GS  (GS)
    43. 	);
    45. initial begin
    46. 	$fsdbDumpfile("tb_encoder_0.fsdb");
    47. 	$fsdbDumpvars(0);
    48. end
    50. endmodule

    仿真测试

    VL15 优先编码器Ⅰ

    题目描述

    下表是8线-3线优先编码器Ⅰ的功能表。

    ①请根据该功能表，用Verilog实现该优先编码器Ⅰ。

    EI

    I[7]

    I[6]

    I[5]

    I[4]

    I[3]

    I[2]

    I[1]

    I[0]

    Y[2]

    Y[1]

    Y[0]

    GS

    EO

    0

    x

    x

    x

    x

    x

    x

    x

    x

    0

    0

    0

    0

    0

    1

    0

    0

    0

    0

    0

    0

    0

    0

    0

    0

    0

    0

    1

    1

    1

    x

    x

    x

    x

    x

    x

    x

    1

    1

    1

    1

    0

    1

    0

    1

    x

    x

    x

    x

    x

    x

    1

    1

    0

    1

    0

    1

    0

    0

    1

    x

    x

    x

    x

    x

    1

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    1

    1

    0

    1

    0

    0

    0

    1

    x

    x

    x

    x

    1

    0

    0

    1

    0

    1

    0

    0

    0

    0

    1

    x

    x

    x

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    1

    0

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    0

    0

    1

    x

    x

    0

    1

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    1

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    1

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    0

    0

    0

    0

    1

    x

    0

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    0

    0

    1

    0

    0

    0

    1

    0

    RTL设计

    1. module encoder_83(
    2.    input       [7:0]      I   ,
    3.    input                  EI  ,
    4.    
    5.    output wire [2:0]      Y   ,
    6.    output wire            GS  ,
    7.    output wire            EO    
    8. );
    9.  
    10. reg  [2:0]     Y_reg;
    11.  
    12. always @(I or EI) begin
    13. 	if (!EI) begin
    14. 		Y_reg = 3'b000;
    15. 	end
    16. 	else begin
    17. 		casez(I)
    18. 			8'b00000000: begin
    19. 				Y_reg <= 3'b000;
    20. 			end
    21. 			8'b1???????: begin
    22. 				Y_reg <= 3'b111;
    23. 			end
    24. 			8'b01??????: begin
    25. 				Y_reg <= 3'b110;
    26. 			end
    27. 			8'b001?????: begin
    28. 				Y_reg <= 3'b101;
    29. 			end
    30. 			8'b0001????: begin
    31. 				Y_reg <= 3'b100;
    32. 			end
    33. 			8'b00001???: begin
    34. 				Y_reg <= 3'b011;
    35. 			end
    36. 			8'b000001??: begin
    37. 				Y_reg <= 3'b010;
    38. 			end
    39. 			8'b0000001?: begin
    40. 				Y_reg <= 3'b001;
    41. 			end
    42. 			8'b00000001: begin
    43. 				Y_reg <= 3'b000;
    44. 			end
    45. 			default: begin
    46. 				Y_reg <= 3'b000;
    47. 			end
    48. 		endcase
    49. 	end
    50. end
    51.  
    52. assign Y  = Y_reg;
    53. assign GS = (EI==1'b0) ? 1'b0 : (((|I) == 1'b0) ? 1'b0 : 1'b1);
    54. assign EO = (EI==1'b0) ? 1'b0 : (~GS);
    56. endmodule

    testbench设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_encoder_83();
    4.  
    5.    reg   [7:0]     I;
    6.    reg             EI;
    7.    wire  [2:0]     Y;
    8.    wire            GS;
    9.    wire            EO;  
    10.  
    11. initial begin
    12. 	I  <= 8'd0;
    13. 	EI <= 1'b0;
    14. 	#200
    15. 	$finish;
    16. end 
    17.  
    18. always #10 I  <= {$random} % 9'd256;
    19. always #10 EI <= {$random} % 2'd2;
    20.  
    21. encoder_83 inst_encoder_83 (
    22. 	.I   (I), 
    23. 	.EI  (EI), 
    24. 	.Y   (Y), 
    25. 	.GS  (GS), 
    26. 	.EO  (EO)
    27. );
    28.  
    29. //fsdb
    30. initial begin
    31. 	$fsdbDumpfile("tb_encoder_83.fsdb");
    32. 	$fsdbDumpvars(0);
    33. end
    34.  
    35. endmodule

    仿真测试

    VL16 使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器

    题目描述

    ②请使用2片该优先编码器Ⅰ及必要的逻辑电路实现16线-4线优先编码器。优先编码器Ⅰ的真值表和代码已给出。

    可将优先编码器Ⅰ的代码添加到本题答案中，并例化。

    RTL 设计

    1. `timescale 1ns/1ns
    2.  
    3. module encoder_83(
    4.    input      [7:0]       I   ,
    5.    input                  EI  ,
    6.    
    7.    output wire [2:0]      Y   ,
    8.    output wire            GS  ,
    9.    output wire            EO    
    10. );
    11. assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]);
    12. assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]);
    13. assign Y[0] = EI & (I[7] | ~I[6]&I[5] | ~I[6]&~I[4]&I[3] | ~I[6]&~I[4]&~I[2]&I[1]);
    14.  
    15. assign EO = EI&~I[7]&~I[6]&~I[5]&~I[4]&~I[3]&~I[2]&~I[1]&~I[0];
    16.  
    17. assign GS = EI&(I[7] | I[6] | I[5] | I[4] | I[3] | I[2] | I[1] | I[0]);
    18. //assign GS = EI&(| I);
    19.          
    20. endmodule
    21.  
    22. module encoder_164(
    23.    input      [15:0]      A   ,
    24.    input                  EI  ,
    25.    
    26.    output wire [3:0]      L   ,
    27.    output wire            GS  ,
    28.    output wire            EO    
    29. );
    30.  
    31. wire  [2:0]    Y0;
    32. wire  [2:0]    Y1;
    33. wire           GS0;
    34. wire           GS1;
    35. wire           E0_0;
    36. wire           E0_1;
    37.  
    38. encoder_83 inst_encoder_83_0 (
    39. 	.I(A[7:0]), 
    40. 	.EI(EI), 
    41. 	.Y(Y0), 
    42. 	.GS(GS0), 
    43. 	.EO(EO_0)
    44. );
    45.  
    46. encoder_83 inst_encoder_83_1 (
    47. 	.I(A[15:8]), 
    48. 	.EI(EI), 
    49. 	.Y(Y1), 
    50. 	.GS(GS1), 
    51. 	.EO(EO_1)
    52. );
    53.  
    54. assign L[3] = GS1;
    55. assign L[2] = (L[3]==0) ? Y0[2] : Y1[2];
    56. assign L[1] = (L[3]==0) ? Y0[1] : Y1[1];
    57. assign L[0] = (L[3]==0) ? Y0[0] : Y1[0];
    58.  
    59. assign GS = GS0 | GS1;
    60.  
    61. assign EO = EO_0 & EO_1;
    62.  
    63. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_encoder_164();
    4. reg   [15:0]     A ;
    5. reg              EI;
    6. wire  [3:0]      L ;
    7. wire             GS;
    8. wire             EO;
    9.  
    10. initial begin
    11. 	A  <= 16'd0;
    12. 	EI <= 1'b0;
    13. 	#200
    14. 	$finish;
    15. end
    16.  
    17. always #10 A  <= {$random} % 17'd65536;
    18. always #10 EI <= {$random} % 2'd2;
    19.  
    20. encoder_164 encoder_164_inst(
    21. 	.A (A ),
    22. 	.EI(EI),
    23. 	.L (L ),
    24. 	.GS(GS),
    25. 	.EO(EO)
    26. 	);
    27.  
    28. //fsdb
    29. initial begin
    30. 	$fsdbDumpfile("tb_encoder_164.fsdb");
    31. 	$fsdbDumpvars(0);
    32. end
    33.  
    34. endmodule

    仿真测试

     

    VL17 用3-8译码器实现全减器 

    题目描述

    请使用3-8译码器和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低位的借位，D是差，Co是向高位的借位。

    3-8译码器代码如下，可将参考代码添加并例化到本题答案中。

    RTL 设计

    1. module decoder_38(
    2.    input             E      ,
    3.    input             A0     ,
    4.    input             A1     ,
    5.    input             A2     ,
    6.    
    7.    output reg       Y0n    ,  
    8.    output reg       Y1n    , 
    9.    output reg       Y2n    , 
    10.    output reg       Y3n    , 
    11.    output reg       Y4n    , 
    12.    output reg       Y5n    , 
    13.    output reg       Y6n    , 
    14.    output reg       Y7n    
    15. );
    16.  
    17. always @(*)begin
    18.    if(!E)begin
    19.       Y0n = 1'b1;
    20.       Y1n = 1'b1;
    21.       Y2n = 1'b1;
    22.       Y3n = 1'b1;
    23.       Y4n = 1'b1;
    24.       Y5n = 1'b1;
    25.       Y6n = 1'b1;
    26.       Y7n = 1'b1;
    27.    end  
    28.    else begin
    29.       case({A2,A1,A0})
    30.          3'b000 : begin
    31.                      Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
    32.                      Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
    33.                   end 
    34.          3'b001 : begin
    35.                      Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
    36.                      Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
    37.                   end 
    38.          3'b010 : begin
    39.                      Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b0; Y3n = 1'b1; 
    40.                      Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
    41.                   end 
    42.          3'b011 : begin
    43.                      Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b0; 
    44.                      Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
    45.                   end 
    46.          3'b100 : begin
    47.                      Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
    48.                      Y4n = 1'b0; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
    49.                   end 
    50.          3'b101 : begin
    51.                      Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
    52.                      Y4n = 1'b1; Y5n = 1'b0; Y6n = 1'b1; Y7n = 1'b1;
    53.                   end 
    54.          3'b110 : begin
    55.                      Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
    56.                      Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b1;
    57.                   end 
    58.          3'b111 : begin
    59.                      Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
    60.                      Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b0;
    61.                   end 
    62.          default: begin
    63.                      Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
    64.                      Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
    65.                   end
    66.       endcase  
    67.    end 
    68. end    
    69.      
    70. endmodule
    71.  
    72. module decoder1(
    73.    input             A     ,
    74.    input             B     ,
    75.    input             Ci    ,
    76.    
    77.    output wire       D     ,
    78.    output wire       Co         
    79. );
    80.  
    81. wire   Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;
    82.  
    83. decoder_38 inst(1'b1,Ci,B,A,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7);
    84.  
    85. assign D  = ~(Y1 & Y2 & Y4 & Y7);
    86. assign Co = ~(Y1 & Y2 & Y3 & Y7);
    88. endmodule

    testbench 设计 

    1. `timescale 1ns/1ns
    2.  
    3. module tb_decoder_38();
    4. 	reg        A;
    5. 	reg        B;
    6. 	reg        Ci;
    7. 	wire       D;
    8. 	wire       Co;
    9.  
    10. initial begin
    11. 	A  <= 1'd0;
    12. 	B  <= 1'd0;
    13. 	Ci <= 1'd0;
    14. 	#200
    15. 	$finish;
    16. end
    18. always #10 A  <= {$random} % 2'd2;
    19. always #10 B  <= {$random} % 2'd2;
    20. always #10 Ci <= {$random} % 2'd2;
    21.  
    22. decoder_38 decoder_38_inst(
    23. 	.A(A),
    24. 	.B(B),
    25. 	.Ci(Ci),
    26. 	.D(D),
    27. 	.Co(Co)
    28. 	);
    29.  
    30. //fsdb
    31. initial begin
    32. 	$fsdbDumpfile("tb_decoder_38.fsdb");
    33. 	$fsdbDumpvars(0);
    34. end
    35.  
    36. endmodule

    仿真测试

    VL18 实现3-8译码器

    题目描述

    下表是74HC138译码器的功能表。

    E3

    E2_n

    E1_n

    A2

    A1

    A0

    Y0_n

    Y1_n

    Y2_n

    Y3_n

    Y4_n

    Y5_n

    Y6_n

    Y7_n

    x

    1

    x

    x

    x

    x

    1

    1

    1

    1

    1

    1

    1

    1

    x

    x

    1

    x

    x

    x

    1

    1

    1

    1

    1

    1

    1

    1

    0

    x

    x

    x

    x

    x

    1

    1

    1

    1

    1

    1

    1

    1

    1

    0

    0

    0

    0

    0

    0

    1

    1

    1

    1

    1

    1

    1

    1

    0

    0

    0

    0

    1

    1

    0

    1

    1

    1

    1

    1

    1

    1

    0

    0

    0

    1

    0

    1

    1

    0

    1

    1

    1

    1

    1

    1

    0

    0

    0

    1

    1

    1

    1

    1

    0

    1

    1

    1

    1

    1

    0

    0

    1

    0

    0

    1

    1

    1

    1

    0

    1

    1

    1

    1

    0

    0

    1

    0

    1

    1

    1

    1

    1

    1

    0

    1

    1

    1

    0

    0

    1

    1

    0

    1

    1

    1

    1

    1

    1

    0

    1

    1

    0

    0

    1

    1

    1

    1

    1

    1

    1

    1

    1

    0

    ①请用基础门电路实现该译码器电路，用Verilog将电路描述出来。基础门电路包括：非门、多输入与门、多输入或门。

    RTL 设计

    1. module decoder_38(
    2.    input             E1_n   ,
    3.    input             E2_n   ,
    4.    input             E3     ,
    5.    input             A0     ,
    6.    input             A1     ,
    7.    input             A2     ,
    8.    
    9.    output wire       Y0_n   ,  
    10.    output wire       Y1_n   , 
    11.    output wire       Y2_n   , 
    12.    output wire       Y3_n   , 
    13.    output wire       Y4_n   , 
    14.    output wire       Y5_n   , 
    15.    output wire       Y6_n   , 
    16.    output wire       Y7_n   
    17. );
    18.  
    19. assign Y0_n = ~(E3 & (~(E2_n | E1_n | A2 | A1 | A0)));
    20. assign Y1_n = ~(E3 & A0 & (~(E2_n | E1_n | A2 | A1)));
    21. assign Y2_n = ~(E3 & A1 & (~(E2_n | E1_n | A2 | A0)));
    22. assign Y3_n = ~(E3 & A1 & A0 & (~(E2_n | E1_n | A2)));
    23. assign Y4_n = ~(E3 & A2 & (~(E2_n | E1_n | A1 | A0)));
    24. assign Y5_n = ~(E3 & A2 & A0 & (~(E2_n | E1_n | A1)));
    25. assign Y6_n = ~(E3 & A2 & A1 & (~(E2_n | E1_n | A0)));
    26. assign Y7_n = ~(E3 & A2 & A1 & A0 & (~(E2_n | E1_n)));
    27.  
    28. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_decoder_38();
    4.  
    5. reg            E1_n;
    6. reg            E2_n;
    7. reg            E3;
    8. reg            A0;
    9. reg            A1;
    10. reg            A2;
    11. wire           Y0_n;
    12. wire           Y1_n;
    13. wire           Y2_n;
    14. wire           Y3_n;
    15. wire           Y4_n;
    16. wire           Y5_n;
    17. wire           Y6_n;
    18. wire           Y7_n;
    19.  
    20. initial begin
    21. 	E1_n <= 1'b0;	
    22. 	E2_n <= 1'b0;
    23. 	E3   <= 1'b0;
    24. 	A0   <= 1'b0;
    25. 	A1   <= 1'b0;
    26. 	A2   <= 1'b0;
    27. 	#200
    28. 	$finish;	
    29. end
    30.  
    31. always #10 E1_n <= {$random} % 2'd2;
    32. always #10 E2_n <= {$random} % 2'd2;
    33. always #10 E3   <= {$random} % 2'd2;
    34. always #10 A0   <= {$random} % 2'd2;
    35. always #10 A1   <= {$random} % 2'd2;
    36. always #10 A2   <= {$random} % 2'd2;
    37.  
    38. decoder_38 inst_decoder_38 (
    39. 	.E1_n (E1_n),
    40. 	.E2_n (E2_n),
    41. 	.E3   (E3),
    42. 	.A0   (A0),
    43. 	.A1   (A1),
    44. 	.A2   (A2),
    45. 	.Y0_n (Y0_n),
    46. 	.Y1_n (Y1_n),
    47. 	.Y2_n (Y2_n),
    48. 	.Y3_n (Y3_n),
    49. 	.Y4_n (Y4_n),
    50. 	.Y5_n (Y5_n),
    51. 	.Y6_n (Y6_n),
    52. 	.Y7_n (Y7_n)
    53. );
    54.  
    55. //fsdb
    56. initial begin
    57. 	$fsdbDumpfile("tb_decoder_38.fsdb");
    58. 	$fsdbDumpvars(0);
    59. end
    60.  
    61. endmodule

    仿真测试

    VL19 使用3-8译码器①实现逻辑函数

    题目描述

    下表是74HC138译码器的功能表.

    E3

    E2_n

    E1_n

    A2

    A1

    A0

    Y0_n

    Y1_n

    Y2_n

    Y3_n

    Y4_n

    Y5_n

    Y6_n

    Y7_n

    x

    1

    x

    x

    x

    x

    1

    1

    1

    1

    1

    1

    1

    1

    x

    x

    1

    x

    x

    x

    1

    1

    1

    1

    1

    1

    1

    1

    0

    x

    x

    x

    x

    x

    1

    1

    1

    1

    1

    1

    1

    1

    1

    0

    0

    0

    0

    0

    0

    1

    1

    1

    1

    1

    1

    1

    1

    0

    0

    0

    0

    1

    1

    0

    1

    1

    1

    1

    1

    1

    1

    0

    0

    0

    1

    0

    1

    1

    0

    1

    1

    1

    1

    1

    1

    0

    0

    0

    1

    1

    1

    1

    1

    0

    1

    1

    1

    1

    1

    0

    0

    1

    0

    0

    1

    1

    1

    1

    0

    1

    1

    1

    1

    0

    0

    1

    0

    1

    1

    1

    1

    1

    1

    0

    1

    1

    1

    0

    0

    1

    1

    0

    1

    1

    1

    1

    1

    1

    0

    1

    1

    0

    0

    1

    1

    1

    1

    1

    1

    1

    1

    1

    0

    ②请使用3-8译码器①和必要的逻辑门实现函数L=(~A)·C+A·B

    RTL 设计

    1. module decoder_38(
    2.    input             E1_n   ,
    3.    input             E2_n   ,
    4.    input             E3     ,
    5.    input             A0     ,
    6.    input             A1     ,
    7.    input             A2     ,
    8.    
    9.    output wire       Y0_n   ,  
    10.    output wire       Y1_n   , 
    11.    output wire       Y2_n   , 
    12.    output wire       Y3_n   , 
    13.    output wire       Y4_n   , 
    14.    output wire       Y5_n   , 
    15.    output wire       Y6_n   , 
    16.    output wire       Y7_n   
    17. );
    18. wire E ;
    19. assign E = E3 & ~E2_n & ~E1_n;
    20. assign  Y0_n = ~(E & ~A2 & ~A1 & ~A0);
    21. assign  Y1_n = ~(E & ~A2 & ~A1 &  A0);
    22. assign  Y2_n = ~(E & ~A2 &  A1 & ~A0);
    23. assign  Y3_n = ~(E & ~A2 &  A1 &  A0);
    24. assign  Y4_n = ~(E &  A2 & ~A1 & ~A0);
    25. assign  Y5_n = ~(E &  A2 & ~A1 &  A0);
    26. assign  Y6_n = ~(E &  A2 &  A1 & ~A0);
    27. assign  Y7_n = ~(E &  A2 &  A1 &  A0);
    28.      
    29. endmodule
    30.  
    31. module decoder0(
    32.    input             A     ,
    33.    input             B     ,
    34.    input             C     ,
    35.    
    36.    output wire       L
    37. );
    38.  
    39. wire    Y0_n,Y1_n,Y2_n,Y3_n,Y4_n,Y5_n,Y6_n,Y7_n;
    40.  
    41. decoder_38 inst_decoder_38(
    42. 		.E1_n (0),
    43. 		.E2_n (0),
    44. 		.E3   (1),
    45. 		.A0   (A),
    46. 		.A1   (B),
    47. 		.A2   (C),
    48. 		.Y0_n (Y0_n),
    49. 		.Y1_n (Y1_n),
    50. 		.Y2_n (Y2_n),
    51. 		.Y3_n (Y3_n),
    52. 		.Y4_n (Y4_n),
    53. 		.Y5_n (Y5_n),
    54. 		.Y6_n (Y6_n),
    55. 		.Y7_n (Y7_n)
    56. 	);
    57.  
    58. assign L = ~Y3_n | ~Y4_n | ~Y6_n | ~Y7_n;
    59.  
    60. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_decoder0();
    4.  
    5. reg       A;
    6. reg       B;
    7. reg       C;
    8. wire      L;
    9.  
    10. initial begin
    11. 	A <= 1'b1;
    12. 	B <= 1'b1;
    13. 	C <= 1'b1;
    14. 	#200
    15. 	$finish;
    16. end
    18. always #10 A <= {$random} % 2'd2;
    19. always #10 B <= {$random} % 2'd2;
    20. always #10 C <= {$random} % 2'd2;
    21.  
    22. decoder0 decoder0_inst(
    23. 	.A   (A),
    24. 	.B   (B),
    25. 	.C   (C),
    26. 	.L   (L)
    27. 	);
    28.  
    29. //fsdb
    30. initial begin
    31. 	$fsdbDumpfile("tb_decoder0.fsdb");
    32. 	$fsdbDumpvars(0);
    33. end
    34.  
    35. endmodule

    仿真测试

    VL20 数据选择器实现逻辑电路

    题目描述

    请使用此4选1数据选择器和必要的逻辑门实现下列表达式。

    L=A∙B+A∙~C+B∙C

    数据选择器的逻辑符号如下图：

    数据选择器代码如下，可在本题答案中添加并例化此数据选择器。

    RTL 设计

    1. module data_sel(
    2.    input             S0     ,
    3.    input             S1     ,
    4.    input             D0     ,
    5.    input             D1     ,
    6.    input             D2     ,
    7.    input             D3     ,
    8.    
    9.    output wire        Y    
    10. );
    11.  
    12. assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3);
    13.      
    14. endmodule
    15.  
    16. module sel_exp(
    17.    input             A     ,
    18.    input             B     ,
    19.    input             C     ,
    20.    
    21.    output wire       L            
    22. );
    23.     data_sel luoji(
    24.         .S1(A),
    25.         .S0(B),
    26.         .D0(1'b0),
    27.         .D1(C),
    28.         .D2(~C),
    29.         .D3(1'b1),
    30.         .Y(L)
    31.     );
    32. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_sel_exp();
    4. 	reg       A;
    5. 	reg       B;
    6. 	reg       C;
    7. 	wire      L;
    8.  
    9. initial begin
    10. 	A <= 1'b0;
    11. 	B <= 1'b0;
    12. 	C <= 1'b0;
    13. 	#200
    14. 	$finish;
    15. end
    17. always #10 A <= {$random} % 2'd2;
    18. always #10 B <= {$random} % 2'd2;
    19. always #10 C <= {$random} % 2'd2;
    20.  
    21. sel_exp sel_exp_inst(
    22. 	.A   (A),
    23. 	.B   (B),
    24. 	.C   (C),
    25. 	.L   (L)	
    26. 	);
    27.  
    28. //fsdb
    29. initial begin
    30. 	$fsdbDumpfile("tb_sel_exp.fsdb");
    31. 	$fsdbDumpvars(0);
    32. end
    33.  
    34. endmodule

    VL21 根据状态转移表实现时序电路

    题目描述

    某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。

    电路的接口如下图所示。

    RTL 设计 

    1. `timescale 1ns/1ns
    2.  
    3. module seq_circuit(
    4.       input          clk,
    5.       input          rst_n,
    6.       input          A,
    7.       output  wire   Y   
    8. );
    9.  
    10. reg  [1:0]    state;
    11. reg  [1:0]    next_state;
    12. reg           Y_reg;
    13.  
    14. //状态机第一段，状态跳转，时序逻辑
    15. always @(posedge clk or negedge rst_n) begin
    16. 	if (!rst_n) begin
    17. 		state <= 2'b00;
    18. 	end
    19. 	else begin
    20. 		state <= next_state;
    21. 	end
    22. end
    24. //状态机第二段，转移条件，组合逻辑
    25. always @(*) begin
    26. 	next_state = state;
    27. 	case(state)
    28. 		2'b00: begin
    29. 			if (A == 1'b1) begin
    30. 				next_state <= 2'b11;
    31. 			end
    32. 			else begin
    33. 				next_state <= 2'b01;
    34. 			end
    35. 		end
    36. 		2'b01: begin
    37. 			if (A == 1'b1) begin
    38. 				next_state <= 2'b00;
    39. 			end
    40. 			else begin
    41. 				next_state <= 2'b10;
    42. 			end
    43. 		end
    44. 		2'b10: begin
    45. 			if (A == 1'b1) begin
    46. 				next_state <= 2'b01;
    47. 			end
    48. 			else begin
    49. 				next_state <= 2'b11;
    50. 			end
    51. 		end
    52. 		2'b11: begin
    53. 			if (A == 1'b1) begin
    54. 				next_state <= 2'b10;
    55. 			end
    56. 			else begin
    57. 				next_state <= 2'b00;
    58. 			end
    59. 		end
    60. 		default: begin
    61. 			next_state <= 2'b00;
    62. 		end
    63. 	endcase
    64. end
    65.  
    66. //状态机第三段，结果输出，时序逻辑
    67. always @(posedge clk or negedge rst_n) begin
    68. 	if (!rst_n) begin
    69. 		Y_reg <= 1'b0;
    70. 	end
    71. 	else if (next_state == 2'b11) begin
    72. 		Y_reg <= 1'b1;
    73. 	end
    74. 	else begin
    75. 		Y_reg <= 1'b0;
    76. 	end
    77. end
    78.  
    79. assign Y = Y_reg;
    80.  
    81. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_seq_circuit();
    4.  
    5. 	reg       clk;
    6. 	reg       rst_n;
    7. 	reg       A;
    8. 	wire      y;
    9.  
    10. initial begin
    11. 	clk = 1'b1;
    12. 	rst_n <= 1'b0;
    13. 	#20
    14. 	rst_n <= 1'b1;
    15. 	#200
    16. 	$finish;
    17. end 
    19. always #5  clk =  ~clk;
    20. always #10 A   <= {$random} % 2'd2;
    21.  
    22. seq_circuit inst_seq (
    23. 	.clk(clk), 
    24. 	.rst_n(rst_n), 
    25. 	.A(A), 
    26. 	.Y(Y)
    27. );
    28.  
    29. //fsdb
    30. initial begin
    31. 	$fsdbDumpfile("tb_seq_circuit.fsdb");
    32. 	$fsdbDumpvars(0);
    33. 	$fsdbDumpMDA();
    34. end
    35.  
    36. endmodule

    仿真测试

    VL22 根据状态转移图实现时序电路

    题目描述

    某同步时序电路的状态转换图如下，→上表示“C/Y”，圆圈内为现态，→指向次态。

    请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。

    电路的接口如下图所示，C是单bit数据输入端。 

    RTL 设计

    1. module seq_circuit(
    2.    input         C,
    3.    input         clk,
    4.    input         rst_n, 
    5.    output        Y   
    6. );
    7.  
    8. parameter   S0  =  2'b00;
    9. parameter   S1  =  2'b01;
    10. parameter   S2  =  2'b10;
    11. parameter   S3  =  2'b11;
    12.  
    13. reg  [1:0]   state;
    14. reg  [1:0]   next_state;
    15.  
    16. //状态机第一段，状态跳转，时序逻辑
    17. always @(posedge clk or negedge rst_n) begin
    18. 	if (!rst_n) begin
    19. 		state <= S0;
    20. 	end
    21. 	else begin
    22. 		state <= next_state;
    23. 	end
    24. end
    25.  
    26. //状态机第二段，条件转移，组合逻辑
    27. always @(*) begin
    28. 	next_state = state;
    29. 	case(state)
    30. 		S0: begin
    31. 			if (C) begin
    32. 				next_state = S1;
    33. 			end
    34. 			else begin
    35. 				next_state = S0;
    36. 			end
    37. 		end
    38. 		S1: begin
    39. 			if (C) begin
    40. 				next_state = S1;
    41. 			end
    42. 			else begin
    43. 				next_state = S3;
    44. 			end
    45. 		end
    46. 		S2: begin
    47. 			if (C) begin
    48. 				next_state = S2;
    49. 			end
    50. 			else begin
    51. 				next_state = S0;
    52. 			end
    53. 		end
    54. 		S3: begin
    55. 			if (C) begin
    56. 				next_state = S2;
    57. 			end
    58. 			else begin
    59. 				next_state = S3;
    60. 			end
    61. 		end
    62. 		default: begin
    63. 			next_state = S0;
    64. 		end
    65. 	endcase
    66. end
    67.  
    68. //状态机第三段，结果输出，组合逻辑
    69. assign Y = ((state==S2) && (C == 1'b1)) || (state == S3);
    71. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_seq_circuit();
    4.  
    5. reg       C;
    6. reg       clk;
    7. reg       rst_n;
    8. wire      Y;
    9.  
    10. initial begin
    11. 	clk = 1'b1;
    12. 	rst_n = 1'b0;
    13. 	#20
    14. 	rst_n = 1'b1;
    15. 	#200
    16. 	$finish;
    17. end
    19. always #5   clk = ~clk;
    20. always #10  C  <= {$random} % 2'd2;
    21.  
    22. seq_circuit inst_seq (
    23. 	.C     (C), 
    24. 	.clk   (clk), 
    25. 	.rst_n (rst_n), 
    26. 	.Y     (Y)
    27. );
    28.  
    29. initial begin
    30. 	$fsdbDumpfile("tb_seq_circuit.fsdb");
    31. 	$fsdbDumpvars(0);
    32. 	$fsdbDumpMDA ();
    33. end
    34.  
    35. endmodule

    VL23 ROM的简单实现

    题目描述

    实现一个深度为8，位宽为4bit的ROM，数据初始化为0，2，4，6，8，10，12，14。可以通过输入地址addr，输出相应的数据data。

    接口信号图如下：

    使用Verilog HDL实现以上功能并编写testbench验证。

    RTL 设计

    1. module rom(
    2. 	input          clk,
    3. 	input          rst_n,
    4. 	input  [7:0]   addr,
    5. 	
    6. 	output [3:0]   data
    7. );
    8.  
    9. reg [3:0]   rom  [7:0];
    10. reg [3:0]   data_reg;
    11.  
    12. integer i;
    13. initial begin
    14. 	for (i=0;i<8;i=i+1) begin
    15. 		rom[i] = i*2;
    16. 	end
    17. end
    18.  
    19. always @(*) begin
    20. 	if (!rst_n) begin
    21. 		data_reg <= 4'd0;
    22. 	end
    23. 	else begin
    24. 		data_reg <= rom[addr];
    25. 	end
    26. end
    28. assign data = data_reg;
    30. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_rom();
    4.  
    5. reg            clk;
    6. reg            rst_n;
    7. reg  [7:0]     addr;
    8. wire [3:0]     data; 
    9.  
    10. initial begin
    11. 	clk    = 1'b1;
    12. 	rst_n <= 1'b0;
    13. 	#20
    14. 	rst_n <= 1'b1;
    15. 	#200
    16. 	$finish;
    17. end
    19. always #5  clk   = ~clk;
    20. always #10 addr <= {$random} % 4'd8;
    21.  
    22. rom inst_rom (
    23. 	.clk   (clk), 
    24. 	.rst_n (rst_n), 
    25. 	.addr  (addr), 
    26. 	.data  (data)
    27. );
    28.  
    29. //fsdb
    30. initial begin
    31. 	$fsdbDumpfile("tb_rom.fsdb");
    32. 	$fsdbDumpvars(0);
    33. 	$fsdbDumpMDA();
    34. end
    35.  
    36. endmodule

    VL24 边沿检测

    题目描述

    有一个缓慢变化的1bit信号a，编写一个程序检测a信号的上升沿给出指示信号rise，当a信号出现下降沿时给出指示信号down。
    注：rise,down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0，一直到再一次出现相应的边沿。

    使用Verilog HDL实现以上功能并编写testbench验证。

    RTL 设计

    1. module edge_detect(
    2. 	input         clk,
    3. 	input         rst_n,
    4. 	input         a,
    5. 	
    6. 	output reg    rise,
    7. 	output reg    down
    8. );
    9.  
    10. reg       a_reg;
    11. wire      pulse;
    12.  
    13. always @(posedge clk or negedge rst_n) begin
    14. 	if (!rst_n) begin
    15. 		a_reg <= 1'b0;
    16. 	end
    17. 	else begin
    18. 		a_reg <= a;
    19. 	end
    20. end
    22. assign pulse = a ^ a_reg;
    24. always @(posedge clk or negedge rst_n) begin
    25. 	if (!rst_n) begin
    26. 		rise <= 1'b0;
    27. 		down <= 1'b0;
    28. 	end
    29. 	else if (pulse && a) begin
    30. 		rise <= 1'b1;
    31. 	end
    32. 	else if (pulse && ~a) begin
    33. 		down <= 1'b1;
    34. 	end
    35. 	else begin
    36. 		rise <= 1'b0;
    37. 		down <= 1'b0;		
    38. 	end
    39. end
    41. endmodule

    testbench 设计

    1. `timescale 1ns/1ns
    2.  
    3. module tb_edge_detect();
    4. reg        clk  ;
    5. reg        rst_n;
    6. reg        a    ;
    7. wire       rise ;
    8. wire       down ;
    9.  
    10. initial begin
    11. 	clk = 1'b1;
    12. 	rst_n <= 1'b0;
    13. 	a <= 1'b0;
    14. 	#20
    15. 	rst_n <= 1'b1;
    16. 	#20
    17. 	a <= 1'b1;
    18. 	#20
    19. 	a <= 1'b0;
    20. 	#30
    21. 	a <= 1'b1;
    22. 	#40
    23. 	a <= 1'b0;
    24. 	#20
    25. 	a <= 1'b1;
    26. 	#20
    27. 	a <= 1'b0;	
    28. 	#20
    29. 	$finish;
    30. end
    31.  
    32. always #5  clk   = ~clk;
    33.  
    34. edge_detect inst_edge_detect (
    35. 	.clk   (clk), 
    36. 	.rst_n (rst_n), 
    37. 	.a     (a), 
    38. 	.rise  (rise), 
    39. 	.down  (down)
    40. );
    41.  
    42. //fsdb
    43. initial begin
    44. 	$fsdbDumpfile("tb_edge_detect.fsdb");
    45. 	$fsdbDumpvars(0);
    46. 	$fsdbDumpMDA();
    47. end
    48.  
    49. endmodule

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