【Verilog】Verilog HDL中的操作符有哪些？有什么需要注意的地方？

算术操作符

算术操作符和之前学过的编程语言种的算术操作符一样。有 + 、- 、* 、/ 、% 。
这里有几点需要注意，：

• 如果算术操作符中的任意操作数是 x 或 z，那么整个结果为 x。例如：'b10x1 + 'b01111 结果为不确定数 'bxxxx 。
• 算术表达式结果的长度由最长的操作数决定

关系操作符

关系操作符有：> 、>= 、< 、<=。
关系操作符的结果只有三种：1、0、x。
例如：11 > 22，结果为 0（假）；52< 8’hxFF 结果为x。

相等关系操作符

相等关系操作符有:= =（逻辑相等）、! =（逻辑不等）、= = =（全等）、!= =（非全等）。
在全等比较中，比较结果只有两种：0或者1。而在逻辑比较中，比较结果有三种：0、1和 x 。
例如：'b11x0 == 'b11x0 的结果是x，而 'b11x0 === 'b11x0 的结果是1。

逻辑操作符

逻辑操作符有: && (逻辑与)、 || (逻辑或) 、！(逻辑非)。
逻辑操作符的结果有三种情况：0、1和 x。如果任意一个操作数包含x，结果就是x。

按位操作符

按位操作符有:~（一元非）、&（二元与）、 |（二元或）、^（二元异或）、^~,~^（二元异或非）。
这些操作符在输入操作数的对应位上按位操作，并产生向量结果。

归约操作符

归约操作符在单一操作数的所有位上操作，并产生 1位结果。归约操作符有:

• & (归约与)
  如果存在位值为0, 那么结果为0；若如果存在位值为 x或z，结果为x；否则结果为1。
• ~& (归约与非)
  与归约操作符&相反。
• | (归约或)
  如果存在位值为1，那么结果为1；如果存在位 x或z，结果为x；否则结果为0。
• ~| (归约或非)
  与归约操作符|相反。
• ^ (归约异或)
  如果存在位值为x或z，那么结果为x；否则如果操作数中有偶数个 1, 结果为0；否则结果为1。
• ~^ (归约异或非)
  与归约操作符^正好相反。

移位操作符

移位操作符有:<< (左移)、>> (右移)。
移位操作符左侧操作数移动右侧操作数表示的次数，它是一个逻辑移位。空闲位添 0补位。如果右侧操作数的值为x或z, 移位操作的结果为x。

条件操作符

和C语言中的条件操作符形式一样，类似A？B：C。但是若表达式A为x或z，结果将是按以下逻辑 B和C按位操作的值: 0与0得0，1与1得1，其余情况为x。

连接和复制操作

连接操作是将小表达式合并形成大表达式的操作。是用大括号将表达式连接在一起。
复制通过指定重复次数来执行操作。是在大括号前面加上一个数字。
例如：{1’b1，2’b01}的结果为3’b101；{3{1’b1}} 结果为3’b111。

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好啦，这次的分享就到这里，感谢大家看到这里🤞