#systemverilog# 关键字之 `include（3）`include vs import 用法区别

#systemverilog# 关键字之 `include（2）

#systemverilog# 关键字之 import

上述两个链接，我们提到了 `include 和 import 的规则和用法。有空闲，还是要多翻翻，脑子记不住的。之前也有发布过一篇文章，关于systemverilog的 type system，也就是分析systemverilog 编程语言的强类型、弱类型相关概念。今天的内容，与它联系密切。

其实，除了少数几个例外，SystemVerilog中的所有其他类型都遵循强类型规则。

强类型规则在分配或表示不相等类型的操作数时需要显式转换或强制转换。理解SystemVerilog认为什么是等价类型，是理解从包导入import 类与从文件包含include 类的效果的关键所在。

Inheritance aside, SystemVerilog uses the name of a type alone to determine type equivalence of a class. For example, suppose I have thes