实验三 数字加法器的设计【Verilog】

实验三 数字加法器的设计【Verilog】

• 前言
• 实验三 数字加法器的设计
• • 1.用VerilogHDL语言设计实现4位串行数字加法器和4位并行加法器，在ModelSim上仿真实现。
  • • 4位串行进位的全加器
    • tb
    • 仿真结果
    • 4位并行进位的全加器
    • tb
    • 仿真结果
  • 2.生成FPGA设计文件，下载到Sword实验系统上验证电路功能。
• Code资料
• 最后