cadence SPB17.4 - allegro - DRC ERROR - Soldermask to Shape Spacing

cadence SPB17.4 - allegro - DRC ERROR - Soldermask to Shape Spacing

概述

未铺铜之前, allegro DRC全部通过.
动态铺铜(GND)后, 出现了如下错误

报错信息为 : 阻焊和形状的距离规则为10mil, 实际只有0.33mil.
先看看这个是不是一个错误?
这个元件是一个Mark点, 焊盘直径1mm, 阻焊直径2mm

焊盘本身离铺地很远, 没啥影响, 根本不是一个错误. 只要焊盘不和其他形状碰上就行了, 阻焊层就不管了.
如果暴力点, 就waive掉DRC.

但是要手工标记不是错误的DRC, 这还是有点别扭的.
查了官方文档, 找到了设置这个DRC规则的地方.


可以看到, 这个工程中, 设置的是10mil.
这个工程精度是.00, 将这里设置为最小的距离 0.01, 保证阻焊和形状物理上不贴合就好.

确定退出, 再次DRC.没有这种DRC错误了.

建立工程时, mode选项框中的所有能检查的项都勾上了, 但是有些打勾的项是需要填值的. 这些值都是此规则最小值是多少.
如果没填写, 这个选项采用的值就是默认值或0.
以后有时间再研究其他值的设置.

如果在规则中设置好, 再DRC, 如果出现了DRC就是真的DRC(可能还有的DRC不是真正的DRC, 需要自己判断, 然后去设置对应的规则来消掉对应的DRC). 而且不用去手工标记waive DRC, 方便很多, 也舒服很多.

如果将DRC检查选项关掉, 不是一个合适的解决方法(e.g. 如果真有一个焊盘被某个形状盖住了, 焊盘剩下一半, 但是人肉检查时没发现, 那可怎么办?).
最差的方法也是人工确认完, 然后去waive DRC, 而不能去关掉DRC选项.
DRC选项能打开的选项都打开, 才是最合适的. 毕竟大厂设计这个软件时, 搞了这些DRC选项, 都是有原因的.

END